SOC FPGA论坛首页-ChipDebug-第494页

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Potato PieV4.0 开发板可搭配的套件

OV5640摄像头模块USB2.0 480Mbps HS 模块7寸 1024*600 LVDS屏RGMII千兆以太网模块0.96寸 SPI IPS TFT 全彩液晶模块IIC OLED模...

Potato PieV4.0 开发板可搭配的套件-ChipDebug

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提问CycloneVsoc 的 SPL 从 emmc boot 失败的问题

诸位好我用的是MCV的SoM，上面有一个eMMc，我想通过eMMc boot我的裸机程序，不要linux我做了如下的步骤：1.编写Baremetal.bin,然后通过mkimage增加头部信息，-a 和 -e都是 0x010000402.通过BSP tcl编译Qsys 的sof，然后通过UBOOT生成SPL,已经打开emmc boot。3...

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等级-LV1-ChipDebug

2年前更新10次阅读

FFmpeg编解码处理3-视频编码

本文为作者原创，转载请注明出处：https://www.cnblogs.com/leisure_chn/p/10584937.htmlFFmpeg编解码处理系列笔记：[0]. FFmpeg...

FFmpeg编解码处理3-视频编码-ChipDebug

音视频编解码

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1年前更新10次阅读

Cadence Allegro PCB设计88问解析(二十四) 之 Allegro中互换器件的位置

一个学习信号完整性的layout工程师
在器件布局是经常会发现器件的位置相反或者错位，尤其是在一些串联电阻或者并联一些防护器件...

Cadence Allegro PCB设计88问解析(二十四) 之 Allegro中互换器件的位置-ChipDebug

Cadence Allegro PCB设计88问解析(二十四) 之 Allegro中互换器件的位置-ChipDebug

Cadence Allegro PCB设计88问解析(二十四) 之 Allegro中互换器件的位置-ChipDebug

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11个月前更新10次阅读

FD如何查看elf load时间

FD如何查看elf load时间-ChipDebug

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等级-LV2-ChipDebug

8个月前更新10次阅读

在 Arty A7 上用 LiteX 和 VexRiscv 跑 Linux

Arty A7 是一款 Digilent 出品的 FPGA 开发板，为了在它上面跑 Linux，可以用 LiteX 生成由 VexRiscv 作为 RISC-V 核心的 SoC，最后可以在开发板上把 Linux 跑起来。litex 安装¶litex 安装过程按照 https://github.com/enjoy-digital/litex/wiki/Installati...

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等级-LV2-ChipDebug

6个月前发布10次阅读

提问GT设置 Combine plus/minus commas

GT_WIZARD IP中在对齐中有一个选项： Combine plus/minus commas ，看手册描述是如果使能该选项，则MCOMMA和PCOMMA模式将合并，comma对齐模块将在串行流中搜索两个K码，实现16b或20b的K码对齐功能。有点疑问，勾选后需要在接收端连续检测两个BC。那怎么分辨两...

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XL_易灵思FPGA

等级-LV2-ChipDebug

6个月前发布10次阅读

number of data lanes 4 doesn’t match with Lane assignment count

从下图看PHY lane2，但是interface关闭重新打开之后才看到这个现象

number of data lanes 4 doesn't match with Lane assignment count-ChipDebug

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易灵思(Elitestek)

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等级-LV2-ChipDebug

4个月前发布10次阅读

深入理解USB2.0通信协议——数据流传输模型

导言在USB系统中，一个USB设备(Device)表现为一组USB端点(Endpoint)的集合。接口(Interface)是一种功能的抽象，他描述了一种可用...

深入理解USB2.0通信协议——数据流传输模型-ChipDebug

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等级-LV4-ChipDebug

2个月前更新10次阅读

nfr52811墨水屏局刷学习

一、epaper_drive.c#include "nrf_drv_spi.h"
#include "nrf_gpio.h"
#include "nrf_delay.h"
#include "app_error.h"

ELink墨水屏电子纸

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等级-LV1-ChipDebug

3个月前更新10次阅读

Windows 10 跳过创建账户的方法

跳过创建账户的方法：在创建账户的前一页，按下shift+f10组合键，启动命令提示符。在命令提示符当中输入下面命令： net user administrator /active:yes按下ctrl+shift+f3重启计算机，然后就可以启用内置账户了，就能够跳过创建账户了。

FPGA开源项目

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8年前发布10次阅读

如何编译和链接Mico32可执行代码是位置无关的还是可重定位的？

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Lattice-莱迪斯

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8年前发布10次阅读

我可以在XAUI模式下使用2个LatticeSC / M flexiPCS创建8通道XAUI总线吗？

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Lattice-莱迪斯

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8年前发布10次阅读

使用格子菱形软件，您如何定位PCS/SerDES四路？

使用格子菱形软件定位PCS/SerDES四边形：并排打开NETLIST视图和平面图视图浏览NelIST视图中的PCS实例，并在平面图视图中查看所需的PCS站点将实例从NelistVIEW视图拖到FooRealPosivsPCS站点。该站点填充了该实例。现在可以将更改保存到LPF文件中。请注意，此方...

Lattice-莱迪斯

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等级-LV1-ChipDebug

8年前发布10次阅读

Platform Manager是否支持I2C？

是的，可以使用标准SDA，SCL引脚通过I2C寻址CPLD部分。它们可以寻址CPLD上的I / O引脚并读取A / D，以及控制Trim功能。客户还可以构建自定义代码以接受FPGA中的I2C控制。通过这些方法，FPGA可以与CPLD I / O，A / D和Trim功能进行通信。
该
。Platform Manage...

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8年前发布10次阅读

为什么在PAC-Designer中为ispClock5400D设备禁用频率计算器和频率合成器工具？

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哪些HDL输入方法可用于Lattice Platform Manager设备？

Platform Manager系列可以使用Verilog或VHDL作为文本输入方法来开发用户代码。 PAC-Designer用于设置模拟功能，但Verilog或VHDL可用于描述序列和控制逻辑。在PAC-Designer中使用Platform Manager还支持使用ispLEVER描述FPGA逻辑的输入流程。
PAC-Designer软件...

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8年前发布10次阅读

使用一个通用的基于路由的时钟用于LATECIECP3设备的指南是什么？

对于LaTeCeCp3设备，一般路由可以使用路由时钟资源，而不是使用专用时钟资源。这应该只考虑非临界时钟路径和设计的小区域。使用通用数据路由路径路由的时钟将不具有与专用路由资源相同的性能。KEW作为专用时钟资源。因此，最好使用通用路由来限制时钟的距离，...

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8年前发布10次阅读

在IOBUF属性中，PCI钳位“ON”的ESD电压额定值是多少？

器件的ESD电路独立于PCI钳位功能;因此IOBUF属性不会影响ESD保护。 ESD额定值始终以器件批量擦除或上电默认（擦除SRAM）条件为模型。。有关ESD额定值的更多详细信息，可在给定链接中找到莱迪思产品可靠性报告：
。产品可靠性监测报告

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8年前发布10次阅读

如何获得一个以我的HDL仿真工具为目标的格子IP核预编译仿真库？

你不需要从格中获得一个预先编译的格子IP核仿真库。当你在IPExchange中配置和生成格子IP核时，在“混淆”Verilog或VHDL文件中生成IP核的仿真模型。你可以将这个HDL文件直接编译到HDL仿真工具中。有关您感兴趣的单个网格IP核的仿真模型的更多信息，请参见IP核...

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在低延迟CPRI（公共公共无线电接口）IP（知识产权）核心中使用的PCS（物理编码子层）中的FIFO桥吗？

LATECIECP3支持CPRI（公共公共无线电接口）低延时模式操作，绕过SerDe/PC中的FIFO桥。条件是，操作在全同步模式下，数据由同一系统时钟从SERDES / PCS切换到FPGA织物。为了最小化延迟变化因素，PCS中的FIFO桥被绕过，使得系统中的PCS和FPGA织物之间有固定的时...

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当VCCD/VCCA不可用并且提供VCCIP时，开路漏极和HVOUT输出是否已定义状态？

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在使用Pac软件的平台管理器设计中，我能导入多少个HDL子模块？

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我可以在PWR6AT6器件上读取带有衰减器设置1（除以3）的ADC的1.0伏信号吗？

POWR6AT6应该能够使用任一衰减器设置（零或1）从ADC读取1.0伏特。当您读取数据或确保等待ADC转换成功完成的最短时间（Tconvert）时，请确保DONE位（ADC_MUX的b0）设置为“1”。
将寄存器值转换为电压的计算对于任一衰减器设置都是相同的。使用ADC_VALUE_LOW的...

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哪里可以找到各种Lattice器件的MSL（湿度灵敏度等级）？

请参阅
焊料回流指南
用于莱迪思表面贴装产品的焊料回流和返工工艺。本文档还提供了PCB的清洁和返工建议。。湿度灵敏度等级（MSL），以避免PCB的翘曲，可以在上面的文件的表2中找到。

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我应该如何设置SPI4.2 IP内核上电复位序列？

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等级-LV1-ChipDebug

8年前发布10次阅读

当使用全局SET/RESET（GSR）时，重置为OUT延迟值是什么？

跟踪报告中没有报告此值。原因是网络在设备中是“隐藏的”。当EPIC被用于寻找该网络时，用户只能找到GSR块，从GSR块的输入到设备中的所有寄存器输出的延迟值（即RST到OUT值）是3NS。如果您使用的是GSR的异步模式，则需要考虑来自控制GSR输入的寄存器输出的延...

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等级-LV1-ChipDebug

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为什么ALDEC活跃HDL报告我的设计的大小已经超过格网版的最大容量？

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我的PAC设计器项目中的一个输出引脚现在被指定为一个节点。为什么它会改变，我如何将它变回输出？

PAC设计器LoGuiBudier软件不应该将输出指定为节点，这是软件早期版本中的一个问题。这个任务的一个PAC设计器项目被破坏，不能在PAC设计器中被固定。建议升级到PAC DESGIENER版本6.2或更新。

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等级-LV1-ChipDebug

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当在PAC设计器中使用文件->导入命令时，从JEDEC文件导入什么信息？

由PAC Designer生成的JEDEC文件包含两种类型的信息：模拟特征配置（示例：VMON跳闸点）和CPLD配置。模拟特性配置通过文件>导入命令导入到.PAC项目。CPLD配置不被导入到PAC文件的LoGuiBudid部分。

Lattice-莱迪斯

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