SOC FPGA论坛首页-ChipDebug-第49页

SOC FPGA论坛首页-ChipDebug-第49页

XL_易灵思FPGA

等级-LV2-ChipDebug

2年前更新243次阅读

Efinity优化策略

易灵思已经有专门的ppt把优化策略讲解完了。这里只是把操作再重新演示下，方便查阅用。
目前已经支持的优化选项如下图。其中为TI...

Efinity优化策略-ChipDebug

Efinity优化策略-ChipDebug

Efinity优化策略-ChipDebug

+3

Efinity优化策略-ChipDebug

易灵思(Elitestek)

评分

XL_易灵思FPGA

等级-LV2-ChipDebug

2年前更新40次阅读

怎样查看input/output delay是否生效

通过get_port命令查看接口。
get_ports *
以LVDS的输入输出为例
怎样去查看output delay set_output_delay -clock hdmi_rx_sl...

怎样查看input/output delay是否生效-ChipDebug

怎样查看input/output delay是否生效-ChipDebug

怎样查看input/output delay是否生效-ChipDebug

+5

怎样查看input/output delay是否生效-ChipDebug

易灵思(Elitestek)

评分

XL_易灵思FPGA

等级-LV2-ChipDebug

2年前更新625次阅读

Hyperram使用指导-v1

出于功耗的考虑，易灵思在存储方面提供了对hyperram的支持。在hyperram中使用中有些需要注意的，我们在这里稍做总结。
（1）IP...

Hyperram使用指导-v1-ChipDebug

Hyperram使用指导-v1-ChipDebug

Hyperram使用指导-v1-ChipDebug

+6

Hyperram使用指导-v1-ChipDebug

易灵思(Elitestek)

评分

XL_易灵思FPGA

等级-LV2-ChipDebug

2年前更新96次阅读

LVDS的GCLK接收方案-v1

在易灵思的器件上接收LVDS一般采用PLL接收，通过PLL产生两个时钟，一个是fast_clk，一个是slow_clk,分别用于处理串行数据和并行...

LVDS的GCLK接收方案-v1-ChipDebug

LVDS的GCLK接收方案-v1-ChipDebug

LVDS的GCLK接收方案-v1-ChipDebug

+4

LVDS的GCLK接收方案-v1-ChipDebug

易灵思(Elitestek)

评分

XL_易灵思FPGA

等级-LV2-ChipDebug

2年前更新333次阅读

1.5G MIPI dsi TX移植注意事项及demo – update8

硬件平台
软件平台：
使用注意事项
MIPI Dsi的使用相比于CSI多了一些寄存器控制，生成的example直接仿真是可以的，但是修改了参...

1.5G MIPI dsi TX移植注意事项及demo - update8-ChipDebug

1.5G MIPI dsi TX移植注意事项及demo - update8-ChipDebug

1.5G MIPI dsi TX移植注意事项及demo - update8-ChipDebug

+7

1.5G MIPI dsi TX移植注意事项及demo - update8-ChipDebug

易灵思(Elitestek)

评分

XL_易灵思FPGA

等级-LV2-ChipDebug

2年前更新149次阅读

LVDS用法

这里以钛金的LVDS为例。
LVDS RX 时钟选择
LVDS时钟的接收要连接名字为GPIOx_P_y_PLLINz名字的差分对，这样的管脚直接驱动PLL，...

LVDS用法-ChipDebug

LVDS用法-ChipDebug

LVDS用法-ChipDebug

+11

LVDS用法-ChipDebug

易灵思(Elitestek)

评分

XL_易灵思FPGA

等级-LV2-ChipDebug

2年前更新64次阅读

I2C笔记

SCL：上升沿将数据输入到每个EEPROM器件中；下降沿驱动EEPROM器件输出数据。(边沿触发)
SDA：双向数据线，为OD门，与其它任意数量的OD与OC门成"线与"关系。
一、协议
1.空闲状态 I2C总线总线的SDA和SCL两条信号线同时处于高电平时，规定为总线的空闲状态。...

易灵思(Elitestek)

评分

XL_易灵思FPGA

等级-LV2-ChipDebug

2年前更新82次阅读

Trion DSP 原语使用问题 – 1

在使用Trion乘法器可能会遇到以下问题：
（1）[EFX-0652 ERROR] 'EFX_MULT' instance 'mult' port 'CEA' is not permanently dis...

Trion DSP 原语使用问题 - 1-ChipDebug

易灵思(Elitestek)

评分

XL_易灵思FPGA

等级-LV2-ChipDebug

2年前更新233次阅读

易灵思RAM使用–Update5

易灵思RAM在使用时可以会遇到一些问题，这里把常用的问题总结下。
1、ram初始化文件路径是工程路径
在对ram进行初始化时需要指定...

易灵思RAM使用--Update5-ChipDebug

易灵思RAM使用--Update5-ChipDebug

易灵思RAM使用--Update5-ChipDebug

+7

易灵思RAM使用--Update5-ChipDebug

易灵思(Elitestek)

评分

XL_易灵思FPGA

等级-LV2-ChipDebug

2年前更新62次阅读

flash操作原理

flash操作原理-ChipDebug

flash操作原理-ChipDebug

flash操作原理-ChipDebug

+14

flash操作原理-ChipDebug

易灵思(Elitestek)

评分

XL_易灵思FPGA

等级-LV2-ChipDebug

2年前更新204次阅读

MIPI2.5G DPHY TX demo移植 -v2

最近陆续有客户在评估易灵思的Ti180。Ti180的MIPI 2.5G是硬核。今天做一个简单的移植来试验下MIPI DSI 驱屏。
=================...

MIPI2.5G DPHY TX demo移植 -v2-ChipDebug

MIPI2.5G DPHY TX demo移植 -v2-ChipDebug

MIPI2.5G DPHY TX demo移植 -v2-ChipDebug

+7

MIPI2.5G DPHY TX demo移植 -v2-ChipDebug

易灵思(Elitestek)

评分

XL_易灵思FPGA

等级-LV2-ChipDebug

2年前更新577次阅读

易灵思MIPI CSI 自环调试步骤

最近在帮助客户分析MIPI的问题，所以有此总结。第一次使用MIPI的人可能不知道怎么在易灵思平台上下手，今天我们来分享下MIPI的调...

易灵思MIPI CSI 自环调试步骤-ChipDebug

易灵思MIPI CSI 自环调试步骤-ChipDebug

易灵思MIPI CSI 自环调试步骤-ChipDebug

+16

易灵思MIPI CSI 自环调试步骤-ChipDebug

易灵思(Elitestek)

评分

XL_易灵思FPGA

等级-LV2-ChipDebug

2年前更新156次阅读

钛金系列软核MIPI的硬件设计规则

初识易灵思可能有些点要注意。这里我们说明下钛金系列MIPI的设计规则。钛金系列FPGA支持CSI RX/TX和DSI TX(RX暂时没提供IP),速...

钛金系列软核MIPI的硬件设计规则-ChipDebug

钛金系列软核MIPI的硬件设计规则-ChipDebug

易灵思(Elitestek)

评分

等级-LV3-ChipDebug

2年前更新98次阅读

fft-c，一个强大的c库

在信号处理、图像处理和科学计算等领域，傅里叶变换是一种至关重要的工具。fft-c 是一个将来自 netlib 的 fftpack 中的高性能傅里叶变换进行封装，以用户友好格式呈现的库，遵循 MIT 许可协议。fft-c 的主要优势在于其高性能和易用性。它继承了 netlib 的 fft...

评分

XL_易灵思FPGA

等级-LV2-ChipDebug

2年前更新411次阅读

Efinity FIFO IP仿真问题 -v1

Efinity目前不支持联合仿真，只能通过调用源文件仿真。
我们生成一个fifo IP命名为fifo_sim
在Deliverables中保留Testbench的选...

Efinity FIFO IP仿真问题 -v1-ChipDebug

Efinity FIFO IP仿真问题 -v1-ChipDebug

Efinity FIFO IP仿真问题 -v1-ChipDebug

+6

Efinity FIFO IP仿真问题 -v1-ChipDebug

易灵思(Elitestek)

评分

等级-LV1-ChipDebug

2年前更新174次阅读

已解决Anlogic TD 打开工程文件后部分代码乱码 Enc

Encoding UTF-8 & GBK格式都试过了是一样的乱码效果，如下图，麻烦大佬帮看下是不是哪里设置出问题了

Anlogic TD 打开工程文件后部分代码乱码 Enc-ChipDebug

等级-LV1-ChipDebug

作者0

应该不是系统字体问题，好像是字体的默认缩放问题我点击Edit->Advanced->Increase Font Size后，字体不再乱码了，然后再使用ctrl+滚轮缩放字体也不会乱码了感谢ICMaker提供的参考思路！

评分

等级-LV1-ChipDebug

2年前发布10次阅读

提问CycloneVsoc 的 SPL 从 emmc boot 失败的问题

诸位好我用的是MCV的SoM，上面有一个eMMc，我想通过eMMc boot我的裸机程序，不要linux我做了如下的步骤：1.编写Baremetal.bin,然后通过mkimage增加头部信息，-a 和 -e都是 0x010000402.通过BSP tcl编译Qsys 的sof，然后通过UBOOT生成SPL,已经打开emmc boot。3...

评分

XL_易灵思FPGA

等级-LV2-ChipDebug

11个月前更新78次阅读

ERROR:Net clk100m drives a non-clock pin on block edb_top_inst/…

ERROR:Net clk100m drives a non-clock pin on block edb_top_inst/la1/GEN_PROBE[0].this_probe_p1[0]~FF.: PLL output clock c...

ERROR:Net clk100m drives a non-clock pin on block edb_top_inst/...-ChipDebug

ERROR:Net clk100m drives a non-clock pin on block edb_top_inst/...-ChipDebug

易灵思(Elitestek)

评分

等级-LV1-ChipDebug

2年前发布64次阅读

已解决请问这个T85F484型号的芯片最大频率可以跑多少MB?

在使用T85F484这颗芯片，在工程内使用LPDDR3进行自动Debuger调试时发现，时钟配置成200M时上升沿信号抓取不到，降低频率至100M调式没有问题，但我们工程项目的最新设计需要芯片能力频率至少也要达到200M才可行，所以想问一下T85F484型号的芯片最大频率可以跑...

易灵思(Elitestek)

评分

XL_易灵思FPGA

等级-LV2-ChipDebug

2年前更新987次阅读

Efinity入门使用-v8

一、软件预设置
二、新建工程三、添加源文件四、添加管脚约束五、添加GPIO六、PLL设置七、IPM添加IP八、添加debug九、下载
十、...

Efinity入门使用-v8-ChipDebug

Efinity入门使用-v8-ChipDebug

Efinity入门使用-v8-ChipDebug

+50

Efinity入门使用-v8-ChipDebug

易灵思(Elitestek)

评分

等级-LV1-ChipDebug

2年前发布61次阅读

已解决请问我使用TD5.6.2打开安路工程显示器件未知，应该如何解决，如何添加器件包

我使用TD5.6.2打开安路工程显示器件未知，应该如何解决，如何添加器件包

请问我使用TD5.6.2打开安路工程显示器件未知，应该如何解决，如何添加器件包-ChipDebug

评分

等级-LV1-ChipDebug

2年前发布70次阅读

提问想请问下有没有不使用ip核编写rom的资料？

ip核被ban了用不了，找了好久没有不用ip核编写rom的资料，想来求助下各位佬有没有相关资料。

评分

等级-LV1-ChipDebug

2年前更新77次阅读

已解决请教SF1_PHY_OSC (pib_osc_dis, osc, pib_sel, pib_trim)怎么使用？

安路有对应IP的手册吗？

请教SF1_PHY_OSC (pib_osc_dis, osc, pib_sel, pib_trim)怎么使用？-ChipDebug

评分

等级-LV1-ChipDebug

2年前更新143次阅读

已解决请问我将TD更新为5.9.1以后可以打开DR1::DR1M90GEG484-2的工程，却无法打开EG4S20NG88的工程，有什么解决办法吗

ERROR: Unknown device EG4S20NG88.ERROR: Failed to open project C:\Users\jacob\Desktop\al_mul_mox_check-main\prj\mul_mov_...

请问我将TD更新为5.9.1以后可以打开DR1::DR1M90GEG484-2的工程，却无法打开EG4S20NG88的工程，有什么解决办法吗-ChipDebug

评分

等级-LV3-ChipDebug

2年前更新230次阅读

网上唯一一篇请解清楚了FPGA实现并行CRC的文章

并行 CRC 发生器每种现代通信协议都使用一种或多种错误检测算法。循环冗余校验 (CRC) 是迄今为止最流行的算法。CRC 属性由生成多...

网上唯一一篇请解清楚了FPGA实现并行CRC的文章-ChipDebug

网上唯一一篇请解清楚了FPGA实现并行CRC的文章-ChipDebug

网上唯一一篇请解清楚了FPGA实现并行CRC的文章-ChipDebug

+8

网上唯一一篇请解清楚了FPGA实现并行CRC的文章-ChipDebug

评分

等级-LV1-ChipDebug

2年前发布53次阅读

vivado仿真

vivado仿真的那个波形文件太大了，几十个g在c盘里面，怎么减少仿真时间

FPGA常见问题

评分

等级-LV1-ChipDebug

2年前发布121次阅读

已解决安路EF2M45 LVDS 输入输出接口语法应该怎么写？

我在高云FPGA移植一份代码过里啊使用LVDS 源语写输入输出。现在是LVDS接口语法报错。TLVDS_IBUF dwrxd_buf(.O(dwrxd),.I(dwrxd_p),.IB(dwrxd_n)); 这个输入语法在安路软件上报错。TLVDS_OBUF uptxd_buf(.O(uptxd_p),.OB(uptxd_n),.I(uptxd3));还有这个...

评分

等级-LV1-ChipDebug

2年前发布89次阅读

已解决ELF2使用AST硬核时报错SYN-8207

AST硬核在空闲的时候默认会发送K码，我想让他在空闲的时候不发送K码，所以想用一个与门将AST的ast_tx在空闲时设置为高，但是会报错，提示ast_tx没有连接到引脚，感觉像不允许操作这个IP核的输出，我想问问有没有什么办法能让AST在空闲的时候不发送K码。

评分

等级-LV1-ChipDebug

2年前发布52次阅读

已解决potatopie 4 是否支持 litex来构建riscv架构的系统

potatopie 4 是否支持 litex来构建riscv架构的系统

评分

XL_易灵思FPGA

等级-LV2-ChipDebug

2年前更新20次阅读

failed: address_size

failed: address_size <= address_width, file Instance.cpp, line 4964客户写了一个双口RAM并支持不同的输出输入位宽，写法...

failed: address_size-ChipDebug

易灵思(Elitestek)

评分

上一页 1…47 484950 51…1068 下一页跳转