SOC FPGA论坛首页-ChipDebug-第763页

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等级-LV2-ChipDebug

7年前发布4次阅读

这个工具能写出VHDL和Verilog文件以及测试台波形吗？

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等级-LV1-ChipDebug

7年前发布3次阅读

我可以使用Synplify软件强制将信号用作我设计中所有触发器的时钟使能信号吗？

是的，Synplify软件有一个名为syn_direct_enable的属性，它指示Synplify软件使用指定节点作为唯一信号，为Altera的D-flipflop-with-enable（DFFE）原语的使能端口提供信号。 Synplify联机帮助（版本6.1.3及更低版本）声明此属性不能直接应用于源代码中。但是...

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等级-LV1-ChipDebug

7年前发布2次阅读

10.1 EDK – 为PPC440下载和运行VxWorks映像不起作用

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XL_易灵思FPGA

等级-LV2-ChipDebug

11个月前发布8次阅读

由于找不到 libgomp-1.dll,无法继续执行代码。重新安装程序可能会解决此问题

软件打开时会提示这个错误，可能是电脑有杀毒软件，需要关闭杀毒软件重新安装软件

由于找不到 libgomp-1.dll,无法继续执行代码。重新安装程序可能会解决此问题-ChipDebug

易灵思(Elitestek)

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等级-LV2-ChipDebug

7年前发布9次阅读

LogICORL PCI 64/66 FPGA Express——VHDL—2040关于不支持属性的警告

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等级-LV1-ChipDebug

7年前发布46次阅读

为什么在编程Stratix 10 .jic文件时遇到以下错误消息？

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等级-LV1-ChipDebug

7年前发布8次阅读

MIG Spartan-6 MCB DDR2 / DDR3 – 对MCB sys_rst信号有什么要求吗？

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等级-LV1-ChipDebug

7年前发布145次阅读

MicroBlaze – 如何读取MicroBlaze Core中的寄存器？

问题描述如何读取MicroBlaze Core中的寄存器？解决/修复方法 MSR寄存器示例 1.要读取MSR，请使用MFS（从特殊位置移动）汇编指令。在C代码中插入汇编指令，如下所示： int k; asm（“mfs％0，rmsr”：“= d”（k））; 上述指令将MSR的内容传送到“k”变量。或...

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等级-LV1-ChipDebug

7年前发布21次阅读

我可以使用处理器来配置外部SPI引导闪存，它与从SPI CS引脚控制的处理器具有相同的芯片选择，作为MSPI模式中的LIF-MD（交联）上的CSN PIN吗？

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Lattice-莱迪斯

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等级-LV2-ChipDebug

7年前发布13次阅读

Vivado实现 – 为什么route_design为具有设置违规的网络创建了一条很长的路由？

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等级-LV1-ChipDebug

7年前发布7次阅读

Stratix EP1S80 DSP开发板数据手册中是否存在任何已知错误？

表29的注释（1）和（2）不正确。以下是对这些说明的更正：（1）引脚1连接到GND。引脚2和3没有连接。（2）引脚1连接到5V。引脚5和7连接到3.3V。引脚3,15,17和19没有连接。引脚2,4,6,8,10,12,14,16,18和20接地。在图8中，JP24的引脚6未连接到芯片上的引脚D31...

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等级-LV1-ChipDebug

7年前发布3次阅读

LogiCORE DVB S2 FEC编码器v1.1 – 为什么1/4速率短帧的输出不正确？

问题描述为什么1/4速率短帧的输出不正确？ 1/2正常和短帧的输出和1/4正常帧是正确的，但1/4短帧是不正确的。解决/修复方法这是1/4速率短帧模式的已知问题，将在DVB S2 FEC编码器的v1.2中固定。请联系Xilinx技术支持部门，获取DVB S2 FED编码器v1.1的补丁： ...

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等级-LV2-ChipDebug

7年前发布2次阅读

4.1i VIETEX II PAR砂纸将PIN分配给具有不兼容I/O标准的Bank

描述关键词：布局、普莱瑟、冲突、非法、IO、IO、I/O、标准紧迫：热一般描述：砂矿不正确地将不兼容的I/O标准分配给同一Bank。解决方案这个问题将被固定在4.2i软件版本，这是目前定于2002年2月下旬。同时，补丁可与4.1i SP3一起使用：HTTP://www. xLimx.COM/T...

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等级-LV1-ChipDebug

7年前发布3次阅读

在SOPC Builder中，无法将仲裁优先级1分配给Avalon-MM接口可能会导致不可预测的行为

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等级-LV1-ChipDebug

7年前发布3次阅读

9.2i EDK – 我是否必须为UART 16550和Ethernetlite内核生成许可文件？

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XL_易灵思FPGA

等级-LV2-ChipDebug

10个月前更新95次阅读

Efinity编译生成文件使用指导-v1

（1）查看综合后的原语
在outflow <project>.map是网表对FPGA资源的映射。比如gbuf,dspt等原语的是怎样适配的，可以从这里...

Efinity编译生成文件使用指导-v1-ChipDebug

Efinity编译生成文件使用指导-v1-ChipDebug

Efinity编译生成文件使用指导-v1-ChipDebug

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Efinity编译生成文件使用指导-v1-ChipDebug

易灵思(Elitestek)

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等级-LV2-ChipDebug

7年前发布2次阅读

2.1i安装：错误：BasiLISK：6个遇到的问题调用程序“M1MAP”。

描述关键词：安装，蛇怪，M1MAP紧迫性：标准一般描述：实现设计可能会产生以下错误消息：错误：BasiLISK：遇到6个问题的调用程序“M1MAP”。M1MAP:没有这样的文件或目录。M1MAP文件位于xilinx/bin /nt以内。解决方案一重新启动，问题应该消失。二该错误是路径...

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等级-LV1-ChipDebug

7年前发布4次阅读

为什么在Cyclone 10 LP核心架构和通用I / O手册中发现Cyclone 10 LP器件的封装计划与Cyclone 10 LP Pin-Out文件不匹配？

英特尔 ®Cyclone®10LP器件的封装计划是初始版本。用户应参考英特尔®FPGA器件的引脚输出文件以获取最新版本。

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等级-LV1-ChipDebug

7年前发布11次阅读

12.1 EDK – XPS为我的内核创建了错误的位宽

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等级-LV1-ChipDebug

7年前发布6次阅读

ML300 – “快速入门”指南提供了错误的Linux登录名/密码组合

问题描述关键词：ML300，Linux，MontaVista，快速入门解决/修复方法

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等级-LV1-ChipDebug

7年前发布44次阅读

如何在用户模式下通过SSPI与MachXO2通信？

有关SSPI编程的更多信息，请参见“MachXO2编程和配置使用指南-TN1204”。\ r \ n \ r \ n当设备处于空白或擦除状态时，SRI端口处于活动状态。但是，此端口默认为未激活或在Diamond Software设置SLAVE_SPI_PORT时禁用（默认值）。。您可以使用电子表格视图来启...

Lattice-莱迪斯

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等级-LV2-ChipDebug

7年前发布27次阅读

当具有结构类型的SystemVerilog文件实例化具有记录类型端口的VHDL时，给出了Vivado综合 – “错误：[Synth 8-26]”

描述当SystemVerilog文件中的结构类型信号连接到VHDL子模块的记录类型的端口时，Vivado Synthesis会出现以下错误。错误：[Synth...

当具有结构类型的SystemVerilog文件实例化具有记录类型端口的VHDL时，给出了Vivado综合 - “错误：[Synth 8-26]”-ChipDebug

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等级-LV1-ChipDebug

7年前发布2次阅读

如何为MAX +PLUS®II软件设置网络（PC或UNIX工作站）MegaCoreTM或Altera®MicroafunctionPartners程序（AMPPSM）宏功能许可证？

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等级-LV1-ChipDebug

7年前发布10次阅读

Virtex-4 RocketIO – 为什么在ModelSim 6.1中仿真MGT时会收到致命错误？

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等级-LV2-ChipDebug

7年前发布5次阅读

3。FPGAExpress-我如何实例化一个黑盒组件/模块？

描述一般描述：如何实例化黑盒组件/模块？解决方案如果有一个黑箱组件/模块名为“Black Box xxCar”，组件/模块声明和组件/模块实例化必须在适当的VHDL/Verilog代码内进行，这将将黑盒纳入设计中。例如，如果端口A、B和C存在（“A”和“B”是输入，“C”是输...

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等级-LV1-ChipDebug

7年前发布6次阅读

警告：覆盖现有时钟：<时钟名称>

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等级-LV1-ChipDebug

7年前发布16次阅读

LogiCORE IP乘法累加器（MACC） – 发行说明和已知问题

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等级-LV1-ChipDebug

10个月前更新92次阅读

已解决Anlogic TD 打开工程文件后部分代码乱码 Enc

Encoding UTF-8 & GBK格式都试过了是一样的乱码效果，如下图，麻烦大佬帮看下是不是哪里设置出问题了

Anlogic TD 打开工程文件后部分代码乱码 Enc-ChipDebug

等级-LV1-ChipDebug

作者0

应该不是系统字体问题，好像是字体的默认缩放问题我点击Edit->Advanced->Increase Font Size后，字体不再乱码了，然后再使用ctrl+滚轮缩放字体也不会乱码了感谢ICMaker提供的参考思路！

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等级-LV2-ChipDebug

7年前发布2次阅读

2.1i基础COREGEN：COREGEN可能无法定位Windows上的基础安装目录

描述关键词：科雷根，基础，Windows紧迫性：标准一般描述：CoeGEN V2.1i无法找到F2.1i和F1.5 i的基础在Windows平台上安装目录。解决方案联盟2.1i的核心生成器发布不正式支持地基1.5 I示意图在独立模式下流动。这个问题也被发现是基础F2.1I的一个问题。释放。...

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等级-LV1-ChipDebug

7年前发布34次阅读

当我使用仿真输入引脚作为启用了内部TSD的GPIO引脚时，为什么会出现错误？

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