SOC FPGA论坛首页-ChipDebug-第764页

SOC FPGA论坛首页-ChipDebug-第764页

等级-LV1-ChipDebug

7年前发布10次阅读

为什么我会得到Cyclone器件LVDSCLKn边界扫描失败

该帖子内容已隐藏，请评论后查看

登录后继续评论

评分

等级-LV1-ChipDebug

7年前发布3次阅读

10.1 EDK SP2 – xps_ll_temac_v1_01_a，Temac拒绝暂停数据包后面的任何有效数据包

该帖子内容已隐藏，请登录后查看

登录后继续查看

评分

等级-LV3-ChipDebug

1年前更新369次阅读

AL-link 下载器固件更新工具V1.0 发布

为了给大家提供更好更快的安路下载器，ICMaker一直都在尽可能提升下载器的速度和稳定性，所以在不断迭代，充分考虑老用户的升级...

AL-link 下载器固件更新工具V1.0 发布-ChipDebug

AL-link 下载器固件更新工具V1.0 发布-ChipDebug

评分

等级-LV2-ChipDebug

7年前发布45次阅读

PLDYMEN2EDFI-“错误：BASNU：120逻辑网”PosixSimulalNo.Net有多个PAD连接

描述当我尝试运行“PLDYMEN2EDFF”时，出现以下错误：错误：Basnu：120逻辑网“PosixSimulalNoNeX”有多个PAD连接什么会导致这个错误？解决方案此错误可能发生在运行PLDYMEN2EDF时，当在配置后的用户I/O的示意图中有特殊端口，如TDO、M0、M1、TDI等，并且为板...

评分

等级-LV1-ChipDebug

7年前发布25次阅读

为什么我的Cyclone®10GX PCIe硬IP链路宽度低迷？

该帖子内容已隐藏，请登录后查看

登录后继续查看

评分

等级-LV1-ChipDebug

7年前发布16次阅读

在Stratix IV GX / GT器件中是否需要许可才能使用XAUI Hard IP？

该帖子内容已隐藏，请登录后查看

登录后继续查看

评分

等级-LV1-ChipDebug

7年前发布10次阅读

3.2 EDK – 在为PowerPC系统生成System ACE文件时，如何指定JTAG链？

该帖子内容已隐藏，请登录后查看

登录后继续查看

评分

等级-LV1-ChipDebug

7年前发布13次阅读

我在哪里可以找到模型300程序员的完整细节？

该帖子内容已隐藏，请评论后查看

登录后继续评论

Lattice-莱迪斯

评分

等级-LV2-ChipDebug

7年前发布28次阅读

SDSoC – 由于超出了260的Windows字符限制，用户可能会遇到复制错误

描述如果超出了窗口字符限制260，SDSoC用户可能会遇到复制错误。解这是SDSoC 2015.2中的一个已知问题。如果在Windows主机上遇到错误复制邮件，则SDSoC安装目录或工作空间的路径名会导致SDSoC生成的其他文件路径名超过Windows限制260个字符。要缓解此问题，...

评分

等级-LV1-ChipDebug

7年前发布3次阅读

当我的设计使用PLL锁定信号作为异步复位信号时，为什么Design Assistant不会报告规则违规？

该帖子内容已隐藏，请登录后查看

登录后继续查看

评分

等级-LV1-ChipDebug

7年前发布6次阅读

PCI / PCI-X CORE Generator UCF Generator v1.0 – 并非所有UCF文件都满足时序要求

问题描述由v1.0 CORE Generator Virtex-4 UCF Generator生成的文件并不总能满足时序要求。这是一个已知的问题？解决/修复方法众所周知，并非UCF生成器生成的所有UCF都将满足时序要求。用户必须验证生成的UCF文件是否满足给定器件，包和速度等级组合的时序。 ...

评分

等级-LV2-ChipDebug

7年前发布2次阅读

POS PHY L3-双通道链路层VHDL评估模型在编译测试平台时报告错误

描述一般描述：当我用MTI V5.4C编译两个POS PHY级3核的评估版本的样例测试台时，报告以下错误消息：“{错误：重新编译LIBS/PL3LIKKY2CHYALVAL.PP3LLY1L2”，因为.. /…/SimPrimeDS1/LIBS/SimPrimeVal.VCube改变了。{警告[1 ]：./TB/PP3LLDTB.VHD（275）：没有...

评分

等级-LV1-ChipDebug

7年前发布2次阅读

我可以使用资源属性编辑器在逻辑元件（LE）或I / O元件（IOE）中启用未使用的寄存器吗？

没有;如果LE或IOE中未使用寄存器，则无法使用资源属性编辑器启用该寄存器。这种支持将在Quartus®II软件的未来版本中加入。在Quartus II软件3.0版中，您无法在资源属性编辑器中添加或删除LE的输入，并且在LE中使用寄存器需要新的时钟端口。

评分

等级-LV1-ChipDebug

7年前发布6次阅读

适用于PCI Express v3.6的LogiCORE端点 – Virtex-II Pro x4仿真可降至x1

问题描述使用Verilog仿真x4 Virtex-II Pro Core时，它会训练为x1链路。当断言trn_lnk_up_n时，通过查看cfg_lstatus [9：4]来指示这一点。解决/修复方法在核心仿真模型中未正确应用MCOMMA_10B_VALUE和PCOMMA_10B_VALUE值。该模型是pci_exp_4_lane_64b_ep / v2...

评分

等级-LV2-ChipDebug

7年前发布3次阅读

1.5 i SP2 HITop-HITOP未能选择9536XL和957 2XL器件在自动选择模式。

该帖子内容已隐藏，请登录后查看

登录后继续查看

评分

等级-LV1-ChipDebug

7年前发布8次阅读

内部错误：子系统：CDB_ATOM，文件：/ quartus / db / cdb_atom / cdb_atom_sys.cpp，行：2735

由于英特尔®Quartus®PrimePro Edition软件版本18.0中的问题，您在运行快进时序建议时可能会看到此错误。

评分

等级-LV1-ChipDebug

7年前发布26次阅读

警告：CONV_INTEGER：算术操作数中有一个’U’|’X’|’W’|’Z’|’ – ‘，它已被转换为0。

在Modelsim®下仿真某些DSPBuilder®设计时，您可能会收到此警告。这些警告消息对仿真结果没有任何影响，可以忽略。解决/修复方法可以通过以下两种方法之一抑制这些警告（以及所有其他警告）：通过Modelsim GUI抑制：打开“仿真”对话框（“选项”菜单）。...

评分

等级-LV1-ChipDebug

7年前发布20次阅读

LogiCORE SPI-4.2（POS-PHY L4） – PL4 v5.2的所有已知问题列表

该帖子内容已隐藏，请登录后查看

登录后继续查看

评分

等级-LV1-ChipDebug

7年前发布22次阅读

在哪里可以找到原理图库宏的定义？

该帖子内容已隐藏，请评论后查看

登录后继续评论

Lattice-莱迪斯

评分

等级-LV2-ChipDebug

7年前发布11次阅读

UltraScale集成100 Gb / s以太网（CMAC）核心v1.5 – Vivado 2015.1 – 使用可选AXI-Lite管理接口的定时故障

该帖子内容已隐藏，请登录后查看

登录后继续查看

评分

等级-LV1-ChipDebug

7年前发布8次阅读

Stratix V，Arria V和Cyclone V器件的单端时钟输入引脚使用哪种电源？

当配置单端I / O标准时，Stratix®V，Arria®V和Cyclone®V器件中的时钟输入引脚由其各自I / O bank的VCCIO电源供电。解决/修复方法

评分

等级-LV1-ChipDebug

7年前发布1次阅读

7.1isp2时序分析器/ trce /速度文件 – 针对DCM更新Spartan-3E周期检查

该帖子内容已隐藏，请登录后查看

登录后继续查看

评分

等级-LV2-ChipDebug

7年前发布8次阅读

CARICORE PCI——使用ViTEX和Sptri II器件用于CardBus应用的特殊考虑

描述一般描述：钳位二极管不是自动启用在ViTEX和SpartanII器件使用TTL I/O标准。对于CardBus -顺应性，钳位二极管是必需的。如何启用钳位二极管？解决方案该器件选择建议是基于电顺应性的。CardBus为3.3V，需要钳位二极管和特定的输出转换速率（这是通过选择...

评分

等级-LV1-ChipDebug

7年前发布4次阅读

如何指定在MAX + ^PLUS®II软件VHDL三态输出？

由于MAX + PLUS II VHDL网表读取器处理三态分配的方式，您应该通过将Z行为描述为IF或WHEN语句中的第一个条件来定义三态输出。以下代码提供了正确的三态综合： IF（enable ='0'）那么
data_out <='Z'; 其他
data_out <= data_in;
万一; - 要么 data_out ...

评分

等级-LV1-ChipDebug

7年前发布4次阅读

mpeg-4内存接口和帧缓冲区计算

该帖子内容已隐藏，请登录后查看

登录后继续查看

评分

等级-LV1-ChipDebug

1年前更新23次阅读

已解决没有找到uart例子上的P52\P57引脚，它们在哪个位置呀？

$没有找到uart例子上的P52\P57引脚，它们在哪个位置呀？-ChipDebug$ $没有找到uart例子上的P52\P57引脚，它们在哪个位置呀？-ChipDebug$ $没有找到uart例子上的P52\P57引脚，它们在哪个位置呀？-ChipDebug$

评分

等级-LV2-ChipDebug

7年前发布11次阅读

FPGA编译器/设计编译器：为VIETEX设计放弃的LUTProgram信息（NGDHelp: 406）

描述关键字：SyopSyes、编译器、ViTeX、LUT、Program、NGDBug、406、DuntTouToul，初始化紧迫：热一般描述：当执行由SyopoS' FPGA编译器综合的ViTeX设计时设计编译器，在翻译（NGDBug）中可能出现以下错误：错误：NGDHELPES：406 - LUT2l符号“U1/ADDY68/Addi...

评分

等级-LV1-ChipDebug

7年前发布10次阅读

为什么在推断混合宽度RAM时，Synthesis会长时间失效？

该帖子内容已隐藏，请评论后查看

登录后继续评论

评分

等级-LV1-ChipDebug

7年前发布21次阅读

当在Quartus II 8.0中使用Serial RapidIO Megacore时，为什么VCCH保持在1.5V，即使我设置为1.2V？

该帖子内容已隐藏，请登录后查看

登录后继续查看

评分

等级-LV1-ChipDebug

7年前发布8次阅读

6.1i安装 – 在WebUpdate期间，出现错误“Windows找不到'c：\ Program dir”

该帖子内容已隐藏，请评论后查看

登录后继续评论

评分

上一页 1…762 763764765 766…1066 下一页跳转