利用 FPGA 实现大型设计时，可能需要 FPGA 具有以多个时钟运行的多重数据通路，这种 多时钟 FPGA 设计必须特别小心，需要注意最大时钟速率、抖动、最大时钟数、异步时钟 设计和时钟/数据关系。设计过程中最重要的一步是确定要用多少个不同的时钟，以及如何 进行布线，本文将对这些设计策略深入阐述。 FPGA 设计的第一步是决定需要什么样的时钟速率，设计中最快的时钟将确定 FPGA 必须 能处理的时钟速率。最快时钟速率由设计中两个触发器之间一个信号的传输时间 P 来决定， 如果 P 大于时钟周期 T，则当信号在一个触发器上改变后，在下一个逻辑级上将不会改变， 直到两个时钟周期以后才改变，如图 1 所示。