SOC FPGA论坛首页-ChipDebug-第1026页

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等级-LV1-ChipDebug

5个月前更新25次阅读

已解决刚下载的软件小白打开工程文件报错，这哪出问题了

刚下载的软件小白打开工程文件报错，这哪出问题了-ChipDebug

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等级-LV2-ChipDebug

7年前发布1次阅读

VIETEX – VIETEX器件具有用于工程样品的高电流拉伸的潜力

描述以下的ViTeX器件有可能在电源首次应用于器件时产生高电流吸收：V100-ES、V200—ES、V300—ES、V800—ES和V1000ES解决方案当VCCNT电源升至1.70V以上时，该电流将降低到正常配置电流的100mA。这个问题不存在于生产零件上。Device Max电流牵引法------------...

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7年前发布6次阅读

为什么我的Arria 10 SoC器件无法进行边界扫描测试

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7年前发布11次阅读

12.1 iMPACT – 在SVF模式下禁用Virtex-6 FPGA间接SPI编程

问题描述在SVF模式下禁用Virtex-6 FPGAindirect SPI编程。解决/修复方法这将在iMPACT 12.2中启用。

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7年前发布14次阅读

5.2isp1 IBISWriter – Spartan-IIE LVCMOS 2.5V没有可用的缓冲模型

问题描述关键词：IBIS，写入器，IBISWriter，Spartan-IIE，缓冲器，模型，LVCMOS，2.5V，LVCMOS2，LVCMOS25 解决/修复方法 http://support.xilinx.com/xlnx/xil_sw_updates_home.jsp http://www.xilinx.com/txpatches/pub/swhelp/ise5_updates/16806.zip

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7年前发布21次阅读

我的应用需要辐射硬化包装，我有哪些选择？

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Lattice-莱迪斯

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7年前发布24次阅读

时钟向导v5.1 – Vivado 2014.1 Rev 2 – 发行说明和已知问题

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7年前发布4次阅读

AN 386：将并行Flash加载器与Quartus II软件一起使用：已知问题

问题10006086：版本5.0 表3显示了PFL具有flash_rdy信号，但该信号仅在Quartus®II软件9.1中可用于闪存测试，并且已在较新版本的Quartus II软件中删除。

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7年前发布1次阅读

LogiCORE PCI Express-核心公布了多少初始发布和未发布的信用？内存和I / O请求接收缓冲区有多大？

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7年前发布6次阅读

CPLD -时序限制导致我的设计不适合

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7年前发布2次阅读

EP610T，EP910T和EP1810T器件中的“T”表示什么？

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等级-LV1-ChipDebug

7年前发布1次阅读

LogiCORE块内存生成器v2.7 – 10.1 IP更新0（10.1_IP0）的发行说明和已知问题

问题描述本发行说明适用于ISE 10.1中发布的Block Memory Generator Core v2.7。它包含以下信息： - 一般信息 - 新功能 - Bug修复 - 已知的问题解决/修复方法一般信息 Xilinx Block Memory Generator v2.7 LogiCORE应该用于所有新的Virtex-5，Virtex-4，Virte...

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等级-LV1-ChipDebug

2个月前发布9次阅读

提问KV260使用HDMI接口进入了命令行模式，但无法连接键盘

如何进入KV260上的linux系统啊？命令行显示：petaLinux 2021.1 xilinx-k26-starterkit-2021_1 tty1xilinx-k26-starter-2021_1 login:但usb连接键盘，键盘没反应，我怎么输入呢？求教大佬

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7年前发布3次阅读

2.1I:时序分析器：PAD到IFD/OFD到PAD的Delay数未报告

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7年前发布13次阅读

为什么一些Arria 10器件在VCC设置为0.90V与0.95V相比时EPE / QPA中的VCC静态电流消耗较高？

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7年前发布13次阅读

Virtex-6 / Spartan-6 FPGA – S6或V6是否具有CRC硬块？

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等级-LV1-ChipDebug

7年前发布272次阅读

UltraScale / UltraScale + DDR4 IP – 性能优化，可实现具有异构流程的DDR接口的高利用率

问题描述此性能优化策略涵盖了所有应用程序的关键设计注意事项，这些应用程序依赖于以非常短的突发发出的读/写请求的流程模式，这会影响内存控制器的效率。这包括但不限于使用DDR4 PL IP的视频应用。视频应用需要性能优化的内存控制器来处理视频应用程序吞...

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等级-LV1-ChipDebug

7年前发布78次阅读

有比较简单的方法来比较两个BIT或JED文件吗？

是的，只要使用BIT或JED数据文件对莱迪思器件进行编程，并且ispVM系统软件就能理解它们。要进行比较，请执行以下操作：
在ispLever中，选择：
TOOLS-＆GT; ISPVM系统
在ispVM中，选择：

Lattice-莱迪斯

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7年前发布63次阅读

2012.4 Vivado – 将edif网表上的信号保存为mark_debug

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等级-LV1-ChipDebug

7年前发布1次阅读

早期功耗估算器（EPE）和PowerPlay功率分析仪中的最大功率模型是否为最坏情况或标称电压？

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等级-LV1-ChipDebug

7年前发布1次阅读

6.3i TMRTool – 文件 – >退出菜单不起作用

问题描述关键字：关闭，菜单解决/修复方法

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等级-LV2-ChipDebug

7年前发布3次阅读

MyBLASEZ-MB-GCC错误：“安装问题，不能执行‘CPP0’：没有这样的文件或目录。”

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7年前发布7次阅读

Quartus II软件设置的APEX 20KE的默认驱动强度是多少？

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等级-LV1-ChipDebug

7年前发布1次阅读

9.2i EDK，MPMC v3.00b – MPMC PLB PIM不支持超过8个PLB主站

问题描述 MPMC PLB PIM不支持超过8个PLB主站。我该如何解决这个问题？解决/修复方法这是由PLB * _MID_WIDTH RANGE太小造成的。要解决此问题，请将MPMC pcore从％Xilinx_EDK％\ hw \ XilinxProcessorIPLib \ pcores目录复制到项目目录。然后修改“data / mpm...

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等级-LV3-ChipDebug

1个月前更新24次阅读

orCAD下绘制差分对方法推荐

本次推荐一种在orCAD下绘制差分对方法，差分对的优点有很多，尤其对“时序有要求的信号对”作用更为明显，但在“原理图环境”下...

orCAD下绘制差分对方法推荐-ChipDebug

orCAD下绘制差分对方法推荐-ChipDebug

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orCAD下绘制差分对方法推荐-ChipDebug

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等级-LV2-ChipDebug

7年前发布2次阅读

4.2i基础——基础4.2i支持CKDLL的功能或时序仿真吗？

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等级-LV1-ChipDebug

7年前发布8次阅读

我的Avalon-MM主接口是否需要生成egintransfer“/”beginbursttransfer“信号？

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等级-LV1-ChipDebug

7年前发布10次阅读

12.1 EDK – 如何安装其他Cygwin软件包？

问题描述如何安装其他Cygwin软件包？解决/修复方法 1.访问http://www.cygwin.com http://www.cygwin.com

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等级-LV2-ChipDebug

7年前发布12次阅读

Zynq-7000的设计咨询：2018.2（及更早版本）U-Boot不验证分区标头。

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等级-LV1-ChipDebug

7年前发布24次阅读

当我测量电源管理器HVOUT引脚时，电压很低。为什么？

很可能是示波器探头或电压表具有太低的阻抗并且正在降低电压。当HVOUT被编程为源为12 uA且示波器探头为100k对地时，欧姆定律告诉我们I X R = V = 1.2V。。即使HVOUT电压设置为10V或12V，电流源也会根据负载阻抗降低其电压。

Lattice-莱迪斯

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