SOC FPGA论坛首页-ChipDebug-第1029页

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等级-LV2-ChipDebug

6年前发布2次阅读

4.1i安装/安全-不能初始化自动化-无法获得接口到SyopSoopServer /DPMVSRPS.DLL注册没有成功地成功。

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6年前发布5次阅读

4.2i核心生成器-“错误：内部错误已经发生；为了解决这个错误，请查阅…/错误：Sim有一个问题，实现选定的核心……”

描述关键词：前向误差、校正、更新、安装、Reed Solomon、编码器V2.0、解码器V2.0、交织器、Deinterleaver、V1.1、Viterbi、解码器、V1.0、RSXEnCODRIDV2Y0、RSXDeFixV2Y0、SDIIV1Y1、VTBIIV1V0、EAIP1、内部、SIM、实现紧迫性：标准一般描述：我使用一个前向...

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6年前发布4次阅读

4.2i时序分析器/TrCE——为什么数据表值与详细约束报告所报告的值不同？

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6年前发布3次阅读

4.2IXPOWER——XPOWER是否考虑到VCCO电力线的静态功率？

描述关键词：ICCQ紧迫性：标准一般描述：XPOWER考虑到VCCO电源轨的静态功率吗？ICCQ呢？解决方案在4.2i软件中，XPower没有考虑到VCCO电源轨上的静态功率。另外，如果在“首选项”下选择“显示电流值（MA）”，XPower不会考虑静态电流ICCQ。您可以手动添加，也...

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6年前发布2次阅读

VRTEX II PRO，ROKETIO -可以MGT传输，如果在RX输入数据不切换？

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6年前发布13次阅读

7.1同步-我如何推断单端口和双端口RAM在同步？

描述一般描述：如何推断Spple中的单端口和双端口RAM？解决方案请参阅SypLITY应用笔记：“使用Xilinx RAMS的SypRI化软件中的RAM推断”，这可在SypPosiy网站上获得：HTTP://www.注意：当RAM大小大于2 K时，SypLIST可以推断出没有任何属性的块RAM。

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6年前发布2次阅读

3.1／3.2 EDK-当在XPS中使用XFULL时，由PrPGEN生成的MyBLaZe/PowerPC系统实例化了iBFG，但是系统时钟没有BUFG。

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6年前发布22次阅读

LogICORIP显示端口V3.2 -支持已从ISE在14.7删除

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6年前发布25次阅读

2012.4 – VIVADO HLS乘法与DSP的更好的时序性能

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6年前发布12次阅读

2016.3 PATALIUX-PATALIUX现在支持ZYNQ单核心器件

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6年前发布23次阅读

SDSoC – （UG1146）中描述的Samples / platforms / zc702_led教程设计文件未包含在发行版中。

描述（UG1146）中描述的samples / platforms / zc702_led教程设计文件未包含在发行版中。哪些可以从中获得？解一旦可用，这些样本将被添加到本答复记录中。

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6年前发布113次阅读

为什么LUT2，LUT3，LUT4，LUT5，LUT6原语作为时钟网络报告中某些时钟的缓冲区？为什么寄存器的D输入是负载而不是C（时钟）输入？

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6年前发布58次阅读

MIG 7系列DDR3 – 包含多组ODT，CS和CKE的单级设计生成错误

描述发现版本：1.8 版本已解决：请参阅（Xilinx答复45195）在MIG 7系列v1.8中生成单一等级设计时，如果首先选择双列器件然后重置为单一等级器件，则生成的设计错误地包括多组ODT，CS和CKE。例如，如果首先选择MT4JK512M8THD-15E双列器件然后复位到MT4JK25...

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6年前发布14次阅读

Xilinx 7系列FPGA解决方案中心 – 主要问题

描述以下答案记录涵盖了与7系列FPGA相关的当前已知问题。注意：此答复记录是Xilinx 7系列FPGA解决方案中心的一部分（Xilinx答复46370）。 Xilinx 7系列FPGA解决方案中心可用于解决与7系列FPGA相关的所有问题。解（Xilinx答复40905） - 单击此处查看与常...

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6年前发布9次阅读

Zynq-7000 SoC OS – Xilinx SDK是否支持Zynq的Linux器件树生成器？

描述 Zynq-7000软件开发人员指南（ UG821 ）提到SDK支持PS中的外围器件的Linux BSP和器件树生成以及PL中的自定义IP。但是，我没有在SDK GUI中看到生成器件树的选项。解 Xilinx wiki包含有关在SDK中添加和使用Xilinx器件树生成器的信息。有关详细信息，请参...

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6年前发布35次阅读

13.4 EDK – PLL_ADV实例的VCO工作频率的计算值落在工作范围之上

描述修改时钟发生器参数后，MAP显示类似于以下内容的错误：错误：PhysDesignRules：2449 - VCO工作频率的计算值 PLL_ADV实例 clock_generator_0 / clock_generator_0 / PLL0_INST / Using_PLL_ADV.PLL_ADV_inst是计算为3000.000000 MHz。这超出了工作范围该...

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6年前发布6次阅读

13.3 PlanAhead – 千兆位收发器的资源估算不正确

描述当我运行Netlist资源估算时，它表明该设计使用了比我设计中更多的收发器。例：当设计中只使用少数GT时，使用了155个GT中的135个。在设计中没有使用收发器时使用137 GT中的137个。 GT来自哪里？该器件是否有这么多GT。解资源估算显示使用的GT数量和7...

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6年前发布12次阅读

MIG Spartan-6 MCB – 综合和实现调试指南

描述 MIG设计助手的这一部分重点介绍Spartan-6设计的综合和实现调试指南。注意：本答复记录是Xilinx MIG解决方案中心（Xilinx答复34243）的一部分。 Xilinx MIG解决方案中心可用于解决与MIG相关的所有问题。无论您是使用MIG开始新设计还是对问题进行故障排...

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6年前发布17次阅读

ISE SmartXplorer – SmartXplorer报告的时间分数与PAR报告中的时间分数不同。

描述在某些情况下，当我运行SmartXplorer时，报告的时间分数不为零。但是，在复制结果并重新运行布局布线（PAR）流后，PAR报告（* .par）中的时间分数为零。解造成这种差异的原因是SmartXplorer中报告的时间分数来自时间报告（* .twr），而不是来自PAR结果...

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6年前发布17次阅读

许可 – 如何为LogiCORE IP核生成免费或评估许可？

描述如何获得LogiCORE IP内核的评估许可证？如何获得许可的免费LogiCORE IP内核的许可证？解转到www.xilinx.com \ getlicense ...

许可 - 如何为LogiCORE IP核生成免费或评估许可？-ChipDebug

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6年前发布5次阅读

12.1 EDK – 如果Bootloader包含中断例程，则无法加载用户应用程序

描述当我的引导加载程序包含中断例程时，执行将在MicroBlaze嵌入式处理器设计中停止。解发生这种情况是因为MicroBlaze嵌入式处理器具有固定的中断向量地址，因此，当用户应用程序从Flash引导到DRAM时，它会使用用户应用程序中断向量覆盖引导程序的向量地址，...

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6年前发布41次阅读

间歇性M20k写入失败（写入零失败），由某些标记驱动M20K的高扇出引起

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6年前发布46次阅读

为什么在编程Stratix 10 .jic文件时遇到以下错误消息？

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6年前发布1次阅读

为什么设计助理未能报告违反规则M104的设计？

由于Quartus®II9.0及更高版本软件存在问题，设计助手可能不会标记违反规则M104的应触发规则检查的设计。对于包含具有死锁状态的有限状态机的设计，应触发规则M104。死锁状态是除了循环回自身之外没有任何转换到另一个状态的状态。计划在Quartus II软件的未...

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6年前发布12次阅读

Quartus II软件Pin Planner和PowerPlay Power Analyzer显示不准确的Arria 10收发器电压

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6年前发布6次阅读

BluePrint Platform Designer在检测到保存的布局图与当前设计之间不匹配时生成与放置相关的错误消息

如果加载与当前设计不匹配的已保存BluePrint布局图，则BluePrint Platform Designer会发出与放置相关的错误消息，该消息不会解决不匹配错误。解决/修复方法没有。这个问题将在未来在Quartus®总理专业版软件的版本中得到解决。

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6年前发布8次阅读

错误：domain_0_default_slave：altera_error_response_slave不支持生成VHDL仿真

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6年前发布1次阅读

我在哪里可以找到我的MAX + ^PLUS®II软件安装的仿真库（simlib）目录？

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6年前发布1次阅读

如何使用Data I / O编程器对Altera®器件进行编程？

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6年前发布5次阅读

当我在QuartusII 3.0网络版中编译我的Nios 3.1项目时，为什么我的OCI核心被综合了？

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