SOC FPGA论坛首页-ChipDebug-第1028页

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等级-LV3-ChipDebug

8个月前更新233次阅读

PotatoPie 2.1/3.0 教程(13) —— 实验12 FPGA驱动ST7735 SPI LCD显示模块

1.实验说明1.1 管脚说明set_pin_assignment { clk_ref } { LOCATION = P128; IOSTANDARD = LVCMOS33; }
set_pin_assignment { cl...

PotatoPie 2.1/3.0 教程(13) —— 实验12 FPGA驱动ST7735 SPI LCD显示模块-ChipDebug

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等级-LV3-ChipDebug

5个月前更新59次阅读

PotatoPie 4.0 实验教程(43) —— FPGA实现RISC-V 扩展SPI功能

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工程介绍

PotatoPie 4.0 实验教程(43) —— FPGA实现RISC-V 扩展SPI功能-ChipDebug

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等级-LV3-ChipDebug

5个月前更新148次阅读

PotatoPie 4.0 实例教程 VexRiscv MCU 从SD卡运行app

开发板购买链接直达https://item.taobao.com/item.htm?ft=t&id=776516984361手机扫码工程文件说明boot.json是启动脚本demo.7...

PotatoPie 4.0 实例教程 VexRiscv MCU 从SD卡运行app-ChipDebug

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XL_易灵思FPGA

等级-LV2-ChipDebug

1个月前更新3次阅读

易灵思Trion FPGA PS配置模式–update(6)

准备工作
PS模式首先要把Bitstream Generation中的
（1）JTAG模式选择为Passive
（2）根据PS的位宽选择相应的Programming Mode.

易灵思Trion FPGA PS配置模式--update(6)-ChipDebug

易灵思Trion FPGA PS配置模式--update(6)-ChipDebug

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易灵思(Elitestek)

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等级-LV1-ChipDebug

4天前更新4次阅读

USB 资源文档分享–PIPE协议及标准规范及Mindshare

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FPGA CPLD资料源码分享

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等级-LV2-ChipDebug

7年前发布80次阅读

LATTICE DIAMOND的工程将综合工具由LSE改为synplify，需要重新新建工程吗？有没有更便捷的方法？

原来用lse编译的工程，现在想改成synplify去编译，一定要新建工程，所有ip都重新建吗？有没有便捷的方法？

Lattice-莱迪斯

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等级-LV1-ChipDebug

6年前发布16次阅读

LatticeSC / M器件的LVDS输入有哪些电源要求？

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Lattice-莱迪斯

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等级-LV1-ChipDebug

6年前发布26次阅读

如何在ngdbuild中解决未扩展的逻辑块错误？例如：运行DRC …错误 – ngdbuild：类型为’ddr_sdram_mem_io_top’的逻辑块’ddr_top / U1_ddr_sdram_mem_io_top’未展开

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Lattice-莱迪斯

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等级-LV1-ChipDebug

6年前发布19次阅读

How does the output register and read enable (RDEN) signal affect Dual Clock FIFO (FIFO_DC)?

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Lattice-莱迪斯

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等级-LV1-ChipDebug

6年前发布9次阅读

如果未使用SERDES接收输入（HDIN），如何连接LatticeECP3上的VCCIB引脚？

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Lattice-莱迪斯

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等级-LV1-ChipDebug

6年前发布12次阅读

为什么我的硅图像存储控制器报告的驱动器比我知道的要小？

硅图像存储控制器基于二进制GB中所附驱动器所报告的可访问块的总数来报告驱动器大小。二进制GB是2 ^ 30或1073741824字节。一个驱动器的市场规模是基于营销GB = 1000000000，通常也轮到下一个更高的倍数10GBS。出于这个原因，控制器通常会报告一个大约2500 GB...

Lattice-莱迪斯

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等级-LV2-ChipDebug

6年前发布21次阅读

Edif2xNF错误6，“模块EDS”在目录中未找到：可能的原因

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6年前发布17次阅读

我如何阻止LeonardoSpectrum插入BUFG？

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6年前发布11次阅读

ORCAD捕获-设计规则检查给出OFD16组件的“没有匹配引脚”错误

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等级-LV2-ChipDebug

6年前发布4次阅读

M1设计架构师：LogiBuxx失败了“遇到了新的符号数据库版本”

描述关键词：LogiBuxx，导师，设计架构师紧迫：热一般描述：导师LogiBuxx模块可能会退出以下错误：产量；//Error：$$OpenSype返回文件771行的错误状态/工具/ Xilinx/Mutor／DATA／DESARCHACE /示意图。函数xBuxxSimulGEN（来自：UIMS/Ongult/Apple Engave1D）...

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6年前发布3次阅读

12.1个约束——我如何将一个PAD垫到一个边缘、多个站点或Bank？

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6年前发布1次阅读

M1.4通用XC400 0XL速度文件升级为4013XL、4036XL和4062XL增加了08级速度。

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等级-LV2-ChipDebug

6年前发布1次阅读

M1.5，DOCS：在PC上安装CAE LIBS的安装/发布文档错误

描述关键词：M1.5，联盟，CAE，库紧迫性：标准一般描述：在“联盟系列M1.5安装和发布文档”中，在PG-721上，“安装CAE库”部分描述了使用SETUP.EXE可执行文件将CAE库CD安装到PC上，但是没有安装。问题是M1.5 CAE库CD不包括Stupp.EXE，并且不包含任何PC文件（...

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等级-LV2-ChipDebug

6年前发布5次阅读

时序仿真-什么是“$设置”和“$持有”违反，以及我如何修复它们？（VHDL，Verilog）

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等级-LV2-ChipDebug

6年前发布2次阅读

2.1i，V1.5 COREGEN，数据表：CLB计数对于一个16位宽可加载注册加法器是不正确的

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等级-LV2-ChipDebug

6年前发布2次阅读

2.1i安装- Windows NT环境问题，$xilinx和$PATH变量。

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等级-LV2-ChipDebug

6年前发布1次阅读

WebPultXPLA ISPProgrammer-支持哪些操作系统？

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6年前发布3次阅读

2.1i COREGEN，CYIP3：当“限制计数”选项被选择用于VIETEX二进制计数器时，同步init控制不起作用

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等级-LV2-ChipDebug

6年前发布1次阅读

91i VIETEX PAL-“警告：布局：1697 -设计约束表明，低歪斜路由资源应该用于信号“NETLIGNEX”……”

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等级-LV2-ChipDebug

6年前发布15次阅读

ViTEX/ViTEX-E，DLL -当输入时钟周期超出最大容差时会发生什么？

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等级-LV2-ChipDebug

6年前发布1次阅读

3.1i XC400 0E包文件-多个包文件丢失PIN；这会影响.PAD文件。

描述关键词：PAD，PIN，PAD，NC，PAR，VCC紧迫性：标准问题描述：以下器件包缺少封装引脚：X45E CB164-P6，P47，P88（全NC）X4010E CB196-P5，P54，P103，P152，P192（全NC）X4020E HQ208- P3，P107（全NC）X4025E PG99-T16（VCC）这将导致PAR的不完整的PAD报...

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等级-LV2-ChipDebug

6年前发布1次阅读

3.3i基础ISE项目进口商-包含类似总线和PIN名称的示意图导致综合错误

描述关键词：ISE，项目导航器，项目进口商紧迫性：标准一般描述：如果一个总线引脚在一个示意符号和一个单一的网络引脚在同一个符号具有相同的根名称，当VHDL出现问题时网表是从示意图生成的，综合将失败。示例：带有总线引脚“C[7:0]”和时钟引脚的符号被简...

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等级-LV2-ChipDebug

6年前发布2次阅读

3.1i核心生成器-Reed-Solomon编码器/解码器可用IPHOpUPDATE 3版1版本

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等级-LV2-ChipDebug

6年前发布3次阅读

3.1i时序分析器-选择“ReGySrqq”选项，如果该工具以前没有此选项运行，则不起作用。

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等级-LV2-ChipDebug

6年前发布4次阅读

应支持4.1I-XCV3200 E FG1156封装。

描述关键词：XCV3200 E，FG1156，CG1156，ISE，封装，部分，丢失紧迫性：紧迫性一般描述：XCV3200的FG1156包在基础计算4.1I中不支持解决方案XCV3200的FG1156封装应包括基础芯片4.1I，而不是CG1156。

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