SOC FPGA论坛首页-ChipDebug-第1043页

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7年前发布35次阅读

7.1i XST – 如何使用VLGINCDIR和XST添加包含文件？

问题描述解决/修复方法

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等级-LV2-ChipDebug

7年前发布48次阅读

各位大神，请问sram一开始写入数据，那之后读的地址一定是写入的数据地址吗？

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FPGA常见问题

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等级-LV2-ChipDebug

3年前更新97次阅读

当其他外部元件连接到LATTICE FPGA 的MCLK线路时，如何去除MCLK波形中的小于一个周期的信号？

FPGA常见问题

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等级-LV2-ChipDebug

4年前发布185次阅读

Vivado如何清理工程并保证不缺失必要文件

vivado和ISE的使用差别很大，Vivado是专门针对7系列和以后系列的FPGA/AP SOC进行高效设计的工具，特别是最近提出的UltraFast设计...

Vivado如何清理工程并保证不缺失必要文件-ChipDebug

Vivado如何清理工程并保证不缺失必要文件-ChipDebug

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3年前更新9次阅读

FPGA/CPLD 数字电路设计经验分享.pdf

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在数字电路的设计中，时序设计是一个系统性能的主要标志，在高层次设计方法中，对时序控制的抽象度也相应提高，因此在设计中较难把握，但在理解 RTL 电路时序模型的基础上，采用合理的设计方法在设计复杂数字系统是行之有效的，通过许多设计实例证明采用这种方式可以使电路的后仿真通过率大大提高，并且系统的工作频率可以达到一个较高水平。

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3年前发布28次阅读

FPGA进阶级资料教程综合资料.7z

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3年前更新8次阅读

Xilinx FPGA AI开发工具 AIE(7)—理解Runtime Ratio

在描述graph的.h文件中，我们需用对每个kernel设置runtime ratio，如下图所示代码第26行和第27行。通常这个值介于0和1之间，表征...

Xilinx FPGA AI开发工具 AIE(7)—理解Runtime Ratio-ChipDebug

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3年前更新18次阅读

PCIe扫盲——PCI总线配置周期产生和配置寄存器

PCIe 上一篇文章中也是说到了，I/O Address Space的空间很有限（64KB），所以一般在I/O Space中都有两个寄存器，第一个指向要操作的内...

PCIe扫盲——PCI总线配置周期产生和配置寄存器-ChipDebug

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3年前更新13次阅读

PCIe扫盲——物理层电气部分基础（一）

PCIe 之所以把物理层电气部分的文章放在链路初始化与训练文章的后面，是因为这一部分涉及到一些相关的概念，如Beacon Signal、LTSSM等...

PCIe扫盲——物理层电气部分基础（一）-ChipDebug

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3年前更新9次阅读

FPGA性能问题探讨（一）

最近遇到一个问题，FPGA的性能不够，业务场景是CPU给FPGA发送报文，FPGA处理完成后返回给CPU，在CPU测看到FPGA的性能比较低，然...

FPGA性能问题探讨（一）-ChipDebug

FPGA性能问题探讨（一）-ChipDebug

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3年前更新11次阅读

时序基础概念专题（二）

2.2 时序路径的种类
数字逻辑可以分解为许多时序路径，时序路径可以是以下任意一种：
1、寄存器/锁存器的时钟引脚到另一个寄存器...

时序基础概念专题（二）-ChipDebug

时序基础概念专题（二）-ChipDebug

FPGA常见问题

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等级-LV1-ChipDebug

3年前更新10次阅读

Xilinx FPGA的虚拟时钟如何使用？

在我之前写的FPGA时序约束教程中，有一篇中讲到了虚拟时钟： FPGA时序约束理论篇之时钟周期约束但文中对虚拟时钟的应...

Xilinx FPGA的虚拟时钟如何使用？-ChipDebug

Xilinx FPGA的虚拟时钟如何使用？-ChipDebug

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1年前更新2834次阅读

全网最完整易理解的R-2R DAC原理分析

R/2R DAC 与 R/2nR DAC的电压模式二进制加权电阻DAC是教材中常用的最简单DAC示例。然而，该DAC本身不具单调性，而且实际上难以成...

全网最完整易理解的R-2R DAC原理分析-ChipDebug

全网最完整易理解的R-2R DAC原理分析-ChipDebug

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等级-LV3-ChipDebug

1年前更新81次阅读

PotatoPie 4.0 实验教程(25) —— FPGA实现摄像头图像直方图均衡变换

手机扫码链接直达https://item.taobao.com/item.htm?ft=t&id=776516984361图像的直方图均衡是什么？图像的直方图均衡是一种...

PotatoPie 4.0 实验教程(25) —— FPGA实现摄像头图像直方图均衡变换-ChipDebug

PotatoPie 4.0 实验教程(25) —— FPGA实现摄像头图像直方图均衡变换-ChipDebug

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3年前更新833次阅读

LATTICE FPGA ECP5 调SDI时 serdes输出的时钟一直锁存不住怎么办？

有大佬调过走serdes的sdi么，咋serdis输出的时钟一直锁存不住?我现在是sdi的720P能显示（不过少啦两行和十五列），但是通过逻辑分析仪抓波形看是serdes传出来就是这样的，1080P就锁不住时钟serdes传出来的时钟应该是没有锁定，就一直在SD,HD,和3G这三个分辨率...

Lattice-莱迪斯

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等级-LV1-ChipDebug

7年前发布23次阅读

如果设计不使用HSTL / SSTL型I / O，LatticeSC / M器件上的VTT引脚应该连接到什么？

LatticeSC / M上的VTT引脚基于bank，用于通过LatticeSC / M器件提供与片上终端的动态连接。如果设计没有实现任何单端高速I / O，例如HSTL或SSTL（标准要求VTT用于终端），则这些存储体中的相关VTT可以保持浮动。。VTT焊盘也在功能上与VCMT共享（共模终端）。...

Lattice-莱迪斯

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等级-LV1-ChipDebug

7年前发布17次阅读

如何在跟踪报告中检查两个时钟域的路径时序？

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Lattice-莱迪斯

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等级-LV1-ChipDebug

7年前发布16次阅读

可以使用格子PCIE（外围组件互连Express）端点IP核实现多少MSI（消息信号中断）中断？

外围组件互连Express（PCIe）端点IP，我们目前只能支持多达8个消息互连Express（MSI）中断。可以在PCIE配置空间的“消息控制寄存器”的“多消息能力”寄存器中检查用户可用的MSI中断数目。

Lattice-莱迪斯

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等级-LV1-ChipDebug

7年前发布13次阅读

如何从连接到Silicon Image控制器的驱动器或RAID集启动Windows？

要从连接到Silicon Image控制器的SATA驱动器或RAID集启动，必须在Windows安装过程中出现提示时为控制器添加驱动程序，以便操作系统引导过程可以加载驱动程序以访问连接的驱动器或RAID集期间boot.Windows设置提示，例如“按F6安装SCSI / RAID控制器驱动程...

Lattice-莱迪斯

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等级-LV1-ChipDebug

7年前发布24次阅读

我的设计是否需要在下载电缆上为JTAG VCC连接供电？

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Lattice-莱迪斯

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等级-LV2-ChipDebug

7年前发布11次阅读

如何删除Mutor 8中的设计观点？

描述如何删除导师8和以上的默认或XNF视点？解决方案解1进入PLDYDGR中的设计组件目录，删除“默认”或“XNF”对象。（它的图标将是一个文件夹，里面有字母“DVPT”）。解2CD进入UNIX中的设计组件目录（确保MGCYWD未被设置或设置为“.”），然后键入：删除对象x...

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7年前发布12次阅读

时序分析器60.1:无法在运行Windows 95时从时序分析器打印XRP

描述一般描述：从时序分析器60.1尝试打印.XRP文件Windows 95“系统错误”对话框，其错误如下信息：致命错误：MSG 0x00 73C35F[猫7/3 STD 50015 ]类别：基础系统生成的错误[工具箱错误]函数：xvtpPrtTyCuxVxtdLggCeReaTyrx xvtAppAppLead文件：WPRN.C线：704解...

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7年前发布12次阅读

400 0xL/400 0EX开关特性（上升/下降）

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7年前发布5次阅读

FPGAExpress1.2，2：XC4000全球缓冲区约束：错误：BASTE：263

描述关键词：MAP，BUFGP，BUFGS，XL，EX，FPGAExpress，1.2，2，LOC，PIN时钟约束紧迫性：标准一般描述：在映射中，报告如下错误：错误：BASTE：263 - LOC约束“BufggWnw，BuffGeWnw，BuffgsxWnw”（BUFG位置）对于BUFGS符号“LT；符号名称& GT”无效。（...

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7年前发布12次阅读

M1.XEPIC——我如何在EPIC命令行上使用历史替代？

描述关键词：EPIC、历史、替代、命令行紧迫性：标准一般描述：EPIC命令行功能支持使用类似于CSH的语法使用历史替换。解决方案有效历史运算符是：！-帮助EPIC历史替代。！-给出先前命令的列表。！！-检索以前的命令。！*检索前一个命令的最后第一个单词。！^检...

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7年前发布2次阅读

如何改变HDL分析师使用的颜色？

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等级-LV2-ChipDebug

7年前发布3次阅读

A1.4/F1.4速度文件- XC400 0xL可用的08级速度数据

描述初步- 08速等级数据现在可用于XC4013XL、XC4036XL和XC4062XL。（X1Y0.171.111.16.1.7）初步）解决方案更新后的XC400 0xL速度文件可在：http://www. xLimx.com /tx补丁/Pub/sWelp/M1.4x联盟/SPDY4KXL5M14.TAR.ZHTTP://www. xLimx.COM/TXPATCHES/PUB/sWelp/...

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7年前发布1次阅读

安装1.5 i：在Solaris 2.x/HPUX.xxx上安装1.5 i文档CD导致错误

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7年前发布4次阅读

2.1i COREGEN：COREGEN Project DROP下拉菜单如果您单击它之外，似乎不会被删除

描述关键词：COREGEN，项目，路径，下拉，菜单紧迫性：标准一般描述：Project路径下拉菜单似乎不会自行删除你点击它外面。解决方案菜单实际上最终会崩溃，但可能需要几秒钟。这是一个已知的问题，将在后2.1i版本中得到解决。

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7年前发布2次阅读

2.1i安装：CYEGEN安装问题在Y2K HP 10.2系统上。（错误不能打开zip文件…）

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