SOC FPGA论坛首页-ChipDebug-第1043页

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等级-LV1-ChipDebug

6年前发布2次阅读

10.1 Chipscope iBERT核心生成器 – 生成iBERT核心时出现“ERROR：NgdBuild：28 – 顶级输入设计文件…”消息

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6年前发布1次阅读

10.1布局规划编辑器/时序分析器CrossProbing – OFFSET约束的时钟和数据路径不连接

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6年前发布4次阅读

9.2i EDK，MPMC v3.00a – MPMC的位排序是什么？

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6年前发布1次阅读

9.1 ProjNav – 尝试使用ISE Simulator运行行为仿真时出现“FATAL_ERROR：仿真器：可移植性/导出/ Port_Main.h：127：$ Id：fuse.c，v 1.204.2.1”。

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6年前发布2次阅读

9.1.03 ChipScope Pro Analyzer – 总线值并不总是显示在多个窗口中

问题描述如果每个窗口使用一个样本捕获数据，有时总线值在波形中不能正确显示，并且保持黑色。解决/修复方法要解决此问题，您可以“鼠标悬停”总线，展开总线，或使用X或O游标来确定总线的值。

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6年前发布1次阅读

9.1i EDK，microblaze_v5_00_c – 当将优化级别设置为“0”时，MicroBlaze不会跳转到中断处理程序

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6年前发布3次阅读

11.1分区/项目导航器 – 当一个源文件发生更改时，分区已过期

问题描述我修改了包含所有分区中的模块的一个源文件，并且我的所有分区都已过期。为什么？解决/修复方法如果所有分区都在一个文件中，则在触摸或使用最新更改保存文件时，Project Navigator会指出该文件中的所有分区都已更改。这会导致重新实现分区并重新综...

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6年前发布2次阅读

9.1i ISE – 如果选择重新运行而不是运行，则不会为中间过程更新Project Navigator设计摘要

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6年前发布6次阅读

CORE Generator 8.1- Verilog结构模型没有XST的黑盒属性。这导致核心在综合中被优化。

问题描述解决/修复方法

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6年前发布2次阅读

使用错误的布线值生成LogiCORE PCI Express v3.1和PIPE v1.3 – PME_TO_ACK消息

问题描述由“cfg_turn_off_ok_n”断言上的核心生成的PME_TO_Ack消息具有错误的布线值000（布线到根复合体）而不是101（聚集并布线到根复合体）。解决/修复方法此问题已在当前版本中修复。有关v3.1 PCI Express内核的更多详细信息，请参阅（Xilinx答复22320）...

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6年前发布1次阅读

7.1i EDK sp2 OPB_DDR_v2_00_b – 执行突发读取事务到新存储库时系统挂起

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6年前发布5次阅读

Virtex-4配置 – 如果未正确实施加密，则会产生过大的电流消耗

问题描述在Virtex-4器件中实现加密时，器件开始消耗过多电流，配置失败。解决/修复方法使用SelectMAP时，除非执行回读，否则不必监视BUSY引脚。将加密的.bit文件下载到器件时，BUSY引脚将切换。如果来自FPGA的BUSY信号连接到PROM的BUSY引脚，则会出现问题。...

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6年前发布2次阅读

7.1 EDK – “应用程序”选项卡中未列出的新链接描述文件

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6年前发布2次阅读

Virtex-4，数据表 – 在Vcco（Vcco优先）之后Vccaux供电时的POR电流是多少？

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6年前发布4次阅读

LogiCORE PCI Express – 示例pci_exp_usrapp_tx.v字段中TSK_TX_COMPLETION任务中的完成状态字段顺序错误

问题描述一般说明：在pci_exp_usrapp_tx.v文件中，完成有两个任务：有或没有数据。它们是TSK_TX_COMPLETION和TSK_TX_COMPLETION_DATA，每个都包含以下语句： trn_td <=＃（Tcq）{1'b0,2'b00,5'b01010,1'b0，tc_，4'b0000,1'b0,1'b0,2'b00,2'b00，len_，CO...

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6年前发布1次阅读

6.3 EDK – RevUp发出以下错误：“程序入口点?? 0Coreu_Xlicmgr @@ QAE @ XZ无法位于动态链接库libCoreu_Interface.dll”

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6年前发布3次阅读

处理器IP – 如何保留已弃用或已废弃的IP？

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6年前发布1次阅读

7.1i XST – 在XST中使用SET约束在HDL中创建关联放置的宏（RPM）

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6年前发布8次阅读

LogiCORE千兆以太网MAC v4.0 – 发行说明

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6年前发布24次阅读

EDK – 当C_CLK_ASYNC参数设置为“0”时，PLB到OPB桥仿真失败

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6年前发布10次阅读

LogiCORE IP – 调试EDK和COREGen中许可的LogiCORE IP的许可证安装问题

问题描述关键字：COREGen，EDK，IP，调试，许可证，LogiCORE 解决/修复方法 1 请务必仔细按照说明进行操作。正确输入hostid（或MAC地址）的值并将许可证安装到正确的位置至关重要。 http://www.xilinx.com/ipcenter/ip_license/edk_ip_licensing_help.htm 2 ...

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6年前发布10次阅读

5.2i Timing / PAR – 运行PAR / Timing后，我的Virtex-II设计崩溃（PC）

问题描述一般问题描述：当我通过PC上的布局布线/定时运行Virtex-II设计时，它会崩溃。解决/修复方法最新的5.2i Service Pack中修复了此问题，可从以下位置获得： http://support.xilinx.com/xlnx/xil_sw_updates_home.jsp

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等级-LV2-ChipDebug

6年前发布29次阅读

quarteus无法识别USB Blaster怎么办？

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FPGA常见问题

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5年前发布27次阅读

想要更新器件中的比特流并加密比特流让它只能在自己的产品上使用，那么CrossLink器件中是否有这样的解决方案？如果是，在哪个文件中有说明？

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2年前更新24次阅读

xilinx xc7vx690t使用中发现的一个不明BUG及规避

vivado2017.2一个工程下，两个互不相干的模块会相互影响，只有屏蔽其中一个另一个才能正常工作。使用此芯片第一次发现如此诡异现...

xilinx xc7vx690t使用中发现的一个不明BUG及规避-ChipDebug

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等级-LV3-ChipDebug

2年前更新9次阅读

Quartus II 中管脚上拉电阻（弱上拉）的设置方法

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FPGA CPLD资料源码分享

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2年前发布49次阅读

FPGA学习资料开发文集分享

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5个月前更新62次阅读

PotatoPie 4.0 实验教程(44) —— FPGA实现RISC-V 扩展I2C功能

手机扫码链接直达https://item.taobao.com/item.htm?ft=t&id=776516984361工程介绍该工程主要用于验证RISC-V的I2C读写测试。...

PotatoPie 4.0 实验教程(44) —— FPGA实现RISC-V 扩展I2C功能-ChipDebug

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1个月前发布24次阅读

Allegro show elements 或者show measure 不弹窗问题

参考allegro官方论坛的回复。https://community.cadence.com/cadence_technology_forums/pcb-design/f/pcb-design/26239/allegro-does-not-show-the-measurement-dialog-box 找到您的 PCBENV 文件夹并删除 allegro.geo 文件。重新打开 Allegro 并查看 GUI 是...

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7年前发布179次阅读

请教用FPGA做图像缩放，锯齿该怎么消除？

请教个问题，我做图像缩放，用双线性插值，结果缩放后的图像边缘有明显的锯齿，请问一下这个锯齿该怎么消除下，有关键字或者方向提示也行。

FPGA常见问题

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