SOC FPGA论坛首页-ChipDebug-第1047页

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等级-LV1-ChipDebug

6年前发布1次阅读

11.1 PlanAhead – 使用Xilinx安全核心时出现“错误：XDL – XDL无法在受保护的设计上运行”

问题描述当我在使用安全的Xilinx内核（例如SPI4.2）的设计上使用PlanAhead时，会发生以下错误： “错误：XDL - XDL无法在受保护的设计上运行” 解决/修复方法检查以确保您从Xilinx购买的安全核心不是使用仅仿真或评估许可证生成的。完全许可的核心不应出现此...

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6年前发布3次阅读

10.1约束编辑器 – 创建“pad to setup”约束会导致ISE崩溃

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6年前发布1次阅读

10.1 ChipScope Pro – 当源文件包含ChipScope内核时创建PlanAhead项目导致“FATAL_ERROR：Portability：basutformat.c：146：1.19”

问题描述关键字：ICON，ILA，VIO，崩溃，.ngc，翻译，FATAL_ERROR：可移植性：basutformat.c：146：1.19 - 堆栈损坏。，LogiCORE ICON（ChipScope Pro - 集成控制器），LogiCORE VIO（ChipScope Pro - 虚拟输入/输出），LogiCORE ATC2（ChipScope Pro - 安捷...

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6年前发布3次阅读

10.1 EDK – 如何归档SDK项目？

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6年前发布3次阅读

9.2i EDK，MPMC v3.00a – 使用2：1内存与PLB比率时PLB和SDMA PIM中的定时失败

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6年前发布8次阅读

9.1i ISE – 如何将Core Generator文件保存在项目目录的子目录中？

问题描述如果Core Generator生成的IP内核位于ISE项目的子目录中，则只能使用“Add Source of Source”将xco文件添加到项目中。但我不希望将我的核心复制到项目目录中。有没有可以将我的核心保存在子目录中的解决方法？解决/修复方法 IP核（包括网表和支持文...

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6年前发布1次阅读

9.1.03 ChipScope Pro – 当我在CDC文件中导入现有总线时，它没有正确反映在信号浏览器窗格中

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6年前发布2次阅读

9.1i EDK opb_ethernet_v1_04_a – 在10 Mbps模式下运行并且手动插入CRC时保持tx_en有效

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6年前发布1次阅读

10.1约束编辑器 – 我无法删除时间组名称

问题描述创建计时组后，我无法删除该组。解决/修复方法您可以从UCF文件中手动删除计时组。要手动删除组，请使用文本编辑器打开UCF文件并手动删除该组。

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6年前发布3次阅读

7.1i EDK – bash -c“cd synthesis; ./synthesis.sh：未选择综合目标

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6年前发布1次阅读

8.2i ISE – Project Navigator在启动新进程或打开报表和应用程序时清除成绩单消息

问题描述关键字：控制台，消失，启动，打开，平面图，文本，编辑器，PACE，浏览器，摘要，错误，警告，信息解决/修复方法

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6年前发布1次阅读

LogiCORE FIR编译器v1.0 – 为什么在生成大型FIR编译器设计时会收到XST内存不足错误，例如那些超过512个抽头的设计？

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LogiCORE PCI v3.55 – XC2S30PQ208和XC2S100FG456不再可用

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6年前发布11次阅读

iMPACT – 在FPGA配置期间生成“错误：比特流：2”和“错误：iMPACT：123 – 掩码文件”

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6年前发布10次阅读

Spartan-3 – 如何终止Spartan-3器件的BLVDS驱动程序？

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6年前发布1次阅读

6.3 EDK – PlatGen – Verilog`包括pcore中的编译指令不受支持

问题描述关键词：EDK，Verilog，Platgen，pcore，用户IP，路径解决/修复方法 http://support.xilinx.com/xlnx/xil_sw_updates_home.jsp >

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6年前发布1次阅读

7.1i ISE – 创建Schematic符号似乎不会在UNIX OS上创建新符号

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6年前发布1次阅读

LogiCORE异步FIFO和FIFO生成器 – 行为模型的局限性

问题描述关键字：CORE生成器，Verilog，仿真，rd_en，wr_en，rd_clk，wr_clk，计数器，时钟，域，同步不在逐个时钟周期的基础上仿真核心的行为。因此，它们可能无法反映硬件中核心的确切行为。标志和计数器可能与行为仿真中的时钟同时更新，并且结构和门级仿...

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6年前发布4次阅读

6.3i sp1 iMPACT – 启用自动校验和插入并为XCFS PROM设置并发模式时，“load fpga”选项失败

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6年前发布3次阅读

DCFPGA – 使用Synopsys DC FPGA时，哪里可以找到Xilinx器件的“.db”文件/库？

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6年前发布1次阅读

6.2 ChipScope Pro – “错误：NgdBuild：756 – 第2行'icon.ncf'：在设计中找不到网络'iupdate_out'”

问题描述关键词：ChipScope，6.1,6.2，ERROR，NGDBuild，756，图标，ncf，find，net，iupdate_out，ishift_out，启用，未使用，边界，扫描，端口，边界，扫描，边界扫描解决/修复方法 http://support.xilinx.com/xlnx/xil_sw_updates_home.jsp

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6年前发布8次阅读

6.1i HDL Bencher – 创建新的tbw文件时，我收到以下错误：提取端口时出错，请检查语法的.vhd

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6年前发布36次阅读

6.1i iMPACT – PC4驱动程序防止我脱离笔记本电脑PC正在使用LPT端口的警告信息

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等级-LV1-ChipDebug

6年前发布8次阅读

3.2 EDK SP2：两个处理器共享时的BMM文件和BRAM块初始化

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6年前发布51次阅读

3.2 EDK – 如何在XPS中实例化UniSim原语？

问题描述关键词：UniSim，MHS，MPD，原始，XPS，EDK 解决/修复方法 1 您可以使用顶级HDL创建子模块MHS，以实例化UniSim组件。 2 在顶级MHS文件中，直接在MHS中实例化UniSim组件（您需要为每个UniSim原语创建MPD定义），如以下示例所示：

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6年前发布32次阅读

“Error (176060): The transmitter driving I/O pin”错误是怎么回事？

Error (176060): The transmitter driving I/O pin input_tx_p at data rate 1000 Mbps exceeds the maximum allowed data rate ...

"Error (176060): The transmitter driving I/O pin"错误是怎么回事？-ChipDebug

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Crosslink能否支持ITU BT.1120？

FPGA常见问题

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等级-LV2-ChipDebug

2年前更新18次阅读

verilog语言的可综合性和仿真特性

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FPGA常见问题

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2年前更新6次阅读

5 分钟学会使用 CPLD

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FPGA CPLD资料源码分享

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2年前更新0次阅读

FPGA设计方法比ASIC好在哪里

一旦仅用于胶合逻辑，FPGA已经发展到可以在单个器件上构建片上系统（SoC）设计的程度。门和功能的数量急剧增加，以与传统上仅通过ASIC设备提供的功能相竞争。本文介绍了FPGA设计方法优于ASIC的一些优势，包括早期上市，轻松过渡到结构化ASIC，以及降低NRE成本...

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