SOC FPGA论坛首页-ChipDebug-第1048页

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等级-LV1-ChipDebug

6年前发布17次阅读

为什么MAX II器件的M256封装中的某些引脚位于存储区1（侧面存储区）中，而不是在Quartus II软件中指定为EDGE_TOP而不是EDGE_LEFT？

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6年前发布5次阅读

LogiCORE IP视频屏幕显示（OSD）v1.0 – 为什么文本缩放到2x，4x或8x显示不正确？

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6年前发布12次阅读

NG2VER，NGD2xNF:无法复制临时文件…

描述在运行NGDBug & Gt；MAP & GT；PAG＆GT；NGANNONO & GT；用户尝试运行NGD2ver或NGD2xNF并获取以下内容错误信息：“无法复制临时文件”/Ur/TMP/XXXXX“”到“设计名称”、“V”或“设计名称”XNF & GT；解决方案请检查工作目录上的写入权...

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6年前发布14次阅读

SelectIO Design Assistant – 如何终止传输线

描述本文是SelectIO解决方案中心（Xilinx答复50924）的设计助手部分（Xilinx答复50926）的一部分。注意：本文不是传输线理论的综合课程。它将讨论在选择终端时需要考虑的一些基础知识以及遇到问题时要查找的内容。提供的信息是帮助客户设计他们的界面。 X...

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6年前发布7次阅读

在Interlaken PHY IP内核中，Quartus II软件报告某些PHY时钟信号的最小脉冲宽度违规

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6年前发布1次阅读

7.1i iMPACT – 当记事本在本地化Windows上打开日志文件时，日志文件显示已损坏

问题描述一般问题描述：将日志文件保存在日语，韩语，简体中文和繁体中文操作系统上后，使用记事本打开文件会破坏文本。我怎么解决这个问题？解决/修复方法您可以通过使用写字板打开文件来解决此问题。

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6年前发布4次阅读

5.1i IS-MGLS许可错误：）：当列奥纳多级2许可证通过ISE时，没有报告此特性的服务器（-3121）

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6年前发布10次阅读

MIG Spartan-6 MCB DDR2 – 使用6或4个端口时，示例设计会出现数据错误

描述发现版本： MIG v3.9 版本已解决：不修复在硬件中运行MIG Spartan-6 FPGA MCB DDR2示例设计时，会发生读取数据错误。如果端口数大于2，则运行250 MHz的内存接口和100 MHz的用户界面时会出现此问题。如果存储器接口和用户接口都以125 MHz运行，则不会出...

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6年前发布1次阅读

LogiCORE MPEG-4第2部分简单配置文件编码器（MPEG-4第2部分SP）v1.1.1 – 如何使用Release Netlist目录中的“.txt”文件？

问题描述如何使用Release Netlist目录中的“.txt”文件？例如： MPEG4_SP_Encoder_S3_4CIF.txt MPEG4_SP_Encoder_S3_4CIF_wMem.txt MPEG4_SP_Encoder_S3_CIF.txt MPEG4_SP_Encoder_S3_CIF_wMem.txt MPEG4_SP_Encoder_S3_QCIF.txt MPEG4_SP_Encoder_S3_QCIF_w...

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6年前发布3次阅读

3.1i基础ISE：编辑UCF文件不打开用户指定的UCF文件-Wi98

描述关键词：UCF、编辑、用户、CPLD紧迫性：标准一般描述：运行“编辑UCF文件”过程可能导致以下错误：无法打开c:\& lt；路径& gt；\fc.uf这是由用户创建UCF文件时引起的。在翻译选项中指定。这是一个CPLD唯一的问题。解决方案将用户UCF文件重命名为...

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6年前发布4次阅读

为什么EthernetBlaster II以太网（RJ45）LED在连接到1000Mbps以太网端口时不会亮起？

在EthernetBlaster II通信电缆上有一个状态LED和以太网（RJ45）活动/连接LED。当连接到10/100 Mbps以太网端口时，LED将亮起并显示连接和活动，但当连接到1000 Mbps（1 Gbps）以太网端口时，LED将不会亮起。这是预期的行为，不是EthernetBlaster II问题。当与...

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6年前发布1次阅读

LogiCORE 802.16E卷积Turbo码（CTC）解码器v4.0 – 如何获得不同块大小的BER图？

问题描述我可以在数据表（DS634）中看到块大小为240的BER图。 http://www.xilinx.com/support/documentation/index.htm 我设计中的块大小不同。是否还有其他BER图？解决/修复方法由于存在相当多的组合，因此无法获得其他块大小或其他参数的BER图。但是，请...

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3年前发布377次阅读

xilinx 7系列FPGA 回读配置文件

Xilinx® 7 series devices allow users to read configuration memory through the SelectMAP, ICAPE2, and JTAG interfaces. There are two styles of readback: Readback Verify andReadback Capture. During Readback Verify, the user reads all configu...

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6年前发布15次阅读

基础：I/O焊盘与I/O端子的区别

描述关键词：iPad OPAD iopad终端紧迫性：标准一般描述：发现的I/O终端之间的区别是什么？在Schematic编辑器中的工具栏和找到的I/O焊盘在Xilinx库？解决方案输入输出终端--------------这些都是通过点击I/O终端按钮来进行的。在Schematic编辑器左侧的工具栏窗...

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6年前发布122次阅读

IBERT设计助手 – IBERT的高级调试技术

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6年前发布6次阅读

第35行出错：“未找到操作名称”（Jam™，STAPL）

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6年前发布2次阅读

LogiCORE RapidIO – 传输数据时有效余数（lnk_trem [0：2]）是多少？

问题描述一般问题描述：使用RapidIO串行或并行物理层内核传输数据时，有效余数值是多少？解决/修复方法在TX方向上，lnk_td上的数据必须是16位对齐的。然后，内核将数据包与32位边界对齐，并通过链路发送。核心总是必须为每个输出数据包添加8位报头（S（1）...

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6年前发布1次阅读

5.1i比特错误：“设计规则：529块检查-非法的DCM连接……”

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6年前发布12次阅读

13.3 AXI BFM – 使用Channel Level API时，我得到“达到最大未完成事务限制”错误。为什么？

描述使用AXI4主BFM，我通过通道水平API SEND_READ_ADDRESS和RECEIVE_READ_DATA命令的序列代替功能级别APIcommand READ_BURST。后一个序列似乎没有减少BFM内部事务计数器。因此，达到了最大事务限制。我在仿真中遇到以下错误： MASTER_0：* INFO：达到最大未...

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6年前发布68次阅读

形式验证 – 常见问题解答（FAQs）

问题描述 Q1） Xilinx是否支持等效性检查和模型检查？ Q2）什么是形式验证？ Q3）为什么Xilinx支持等效性检查？ Q4） Xilinx何时支持模型检查？ Q5）等效性检查是否取代仿真？ Q6）我什么时候应该使用等效性检查？ Q7） Xilinx是否支持XST后流？ Q8）如何使用...

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6年前发布3次阅读

3.1i ECS：CIDDE32和DEDED64具有不正确的端口类型（VixTrimeMaulax COMP.VHD）

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6年前发布1次阅读

错误：“找不到设计文件’DFF’，’TBL_X’”

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6年前发布5次阅读

LogiCORE IP RXAUI v1.1和v1.1 rev1 – ISE 11.3和ISE 11.5的发行说明和已知问题

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2年前更新65次阅读

新手求帮助：这几天Xilinx官网无法打开注册/登录页面，请问怎么回事？另外，Vivado有可靠的镜像下载吗？

新手求帮助：这几天Xilinx的官网没法打开注册/登录页面，请问有遇到相同情况的伙伴吗？不会是被禁了吧？另外，Vivado有可靠的镜像下载吗？

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6年前发布43次阅读

FPGAExpress：使用RSPORY原件ExpressExpress

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6年前发布13次阅读

Spartan-6 FPGA设计助手 – 在结构中使用分布式存储器

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6年前发布11次阅读

当JESD204B IP内核无法满足Arria V GT和ST器件的设置时序时，我该怎么办？

在Quartus®II15.0版本中，JESD204B IP内核可能无法满足Arria®VGT和ST器件中高于7.50Gbps（IP核心链路时钟速率高于187.5MHz）的数据速率的设置时序。解决/修复方法要关闭计时，请使用以下设置：优化模式：性能（高努力 - 增加运行时）高级设置（Fitter） ...

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6年前发布1次阅读

6.3用于DSP的System Generator – 为什么我在尝试使用DSP48的舍入功能时收到错误“不使用PCIN或P时不能将CarryIn Select设置为1”？

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6年前发布3次阅读

LogICORIP IP SPI4.2（POS- PHY L4）-仿真导致TDAT和TCtl故障

描述当我仿真PL4源核时，TDAT和TCTL信号出现故障。这个问题发生在门级仿真以及时序仿真中。解决方案如果你是针对ViTEX II FPGA和使用V.E.或较早的核心，这个问题是由一个问题与建模的DDR寄存器在SimPrimm模型。时钟的正、负边沿的延迟存在差异，这会导致TDAT...

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6年前发布8次阅读

用于PCI Express的AXI桥 – 没有用于超越AXI内存映射空间的DRC

描述发现版本： 1.00.a 已解决的版本和其他已知问题：请参阅（Xilinx答复44969）当基本地址寄存器（BAR）范围超出AXI存储空间时，PCI Express内核的AXI桥没有设计规则检查（DRC）。例如，以下条件应发出DRC错误：（请假设无符号算术） C_PCIEBAR2AXIBAR_...

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