SOC FPGA论坛首页-ChipDebug-第1050页

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等级-LV2-ChipDebug

6年前发布73次阅读

MIG Spartan-6 MCB – Datapath

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等级-LV1-ChipDebug

6年前发布10次阅读

为什么某些Cyclone V器件的硬件存储器控制器的引脚规划器中缺少mem_ck和mem_ck_n引脚？

在Quartus®II11.1SP2的Cyclone®V器件中实现硬件存储控制器（HMC）时，mem_ck和mem_ck_n引脚不会出现在引脚规划器中。解决/修复方法 Quartus II软件12.0中已修复此问题。

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等级-LV1-ChipDebug

6年前发布2次阅读

EDK，OPB – opb_ethernetlite_v1_00_a插入不正确的填充字节数

问题描述一般问题描述： opb_ethernetlite_v1_00_a插入不正确数量的填充字节。解决/修复方法此问题已在最新的6.2 EDK Service Pack中修复，可从以下位置获得： http://www.xilinx.com/ise/embedded/edk.htm。这已在opb_ethernetlite_v1_01_a中修复。

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6年前发布133次阅读

请问FPGA设计里的Clock-to-Pad的时序分析有啥意义？

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FPGA常见问题

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6年前发布1次阅读

V2.2极光参考设计-我如何修改极光参考设计，从600 Mb/s操作到1 Gb/s？

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6年前发布53次阅读

为什么在使用Aldec Riviera-PRO进行仿真时，RapidIO II设计示例会失败？

英特尔®Quartus®Prime版本17.1和17.1.1中的英特尔®Stratix®10RapidIO * II设计示例在使用Aldec的Riviera-Pro * 2017.02进行优化时可能会失败。解决/修复方法如果使用Riviera-Pro * 2017.02关闭优化。此问题计划在未来版本的Intel®Quartus®Prime软件中...

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等级-LV1-ChipDebug

6年前发布2次阅读

8.2i EDK SP2 pci_v1_01_a – 软件器件驱动程序访问plb_pci_v1_00_a核心中不存在的ISR，IPR和IER寄存器

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等级-LV2-ChipDebug

6年前发布1次阅读

1.1用于延迟大于0的DSP-多路复用器（MUX）的系统生成器导致EDIF实现错误

描述关键词：SysGEN，MathWorks，Simulink，仿真，多路复用器紧迫性：标准一般描述：使用具有大于0的延迟的系统生成器块多路复用器（MUX）创建VHDL，在综合后导致执行中的EDF错误软件。解决方案解决方案是使用具有延迟0的复用器，并在其中添加延迟元件。在MUX...

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6年前发布16次阅读

Stratix IV GX开发套件有任何已知问题吗？

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等级-LV1-ChipDebug

6年前发布3次阅读

11.1 PlanAhead – 使用pblock导入UCF会导致重复的pblock

问题描述我有一个来自PlanAhead的UCF，它包含我的布局规划中当前存在的相同pblock。当我导入这些约束时，我最终得到了重复的pblock。解决/修复方法可以删除这些重复的pblock。此问题将在PlanAhead的未来版本中修复。

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等级-LV3-ChipDebug

2年前更新12次阅读

PCIe扫盲——复位机制介绍（FLR）

PCIe PCIe总线自V2.0加入了功能层复位（Function Level Reset，FLR）的功能。该功能主要针对的是支持多个功能的PCIe设备（Multi-Fun P...

PCIe扫盲——复位机制介绍（FLR）-ChipDebug

PCIe扫盲——复位机制介绍（FLR）-ChipDebug

FPGA CPLD资料源码分享

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6年前发布2次阅读

2.1i、V1.5、V1.4 COREGEN：如何调试COREGEN内部错误、挂起和启动问题

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6年前发布5次阅读

13.2 PlanAhead – 错误：NgdBuild：523 – LUT *符号的公式与指定的INIT值不一致

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6年前发布7次阅读

错误：pcie_av_hip_de_hip_status_0：错误#args：应为“proc_quartus_synth name”

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6年前发布5次阅读

6.2i SP3 SimPrim – VHDL RAM块模型上的内存冲突错误消息可能不完整

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等级-LV2-ChipDebug

6年前发布159次阅读

Vivado 生成的 DDR4控制器IP核如何在modelsim中仿真？对modelsim版本有没有要求？

大神，想请教下，用Vivado2017.1生成的DDR4控制器IP核，然后生成example design可以在Vivado里面带着模型仿真，如何在modelsim中仿真？对modelsim版本有没有要求？

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6年前发布16次阅读

AXI协议检查器-错误：AxixOxMuxWCAMA溢出。写入凸轮溢出，增加Max WBSTS参数

描述当使用AXI协议检查器时，我收到以下仿真错误。我该如何解决呢？错误：AxixAuxMyWCAMUA溢出。写入凸轮溢出，增加Max WBSTS参数。解决方案在配置GUI中增加每个ID参数的最大未完成写事务。这将增加可跟踪的并发请求的查找深度。

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6年前发布2次阅读

为什么PCI Express的硬IP保持dl_up断言，并在处于禁用状态时传输错误的TS1有序集？

由于Arria®10中PCI Express * IP内核的硬IP问题，在处于Disabled LTSSM状态时，内核不会置低dl_up信号。此外，当进入禁用状态时，核心不发送预期的EIOS / Electrical Idle有序集。解决/修复方法您应该使用LTSSM 禁用状态限定dl_up ，并忽略处于禁用状态的dl...

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6年前发布2次阅读

11.3用于DSP的系统生成器 – 为什么在我的System Generator for DSP设计中看到一个名为“xlpersistentdff”的实例化寄存器？

问题描述为什么在我的System Generator for DSP设计中看到一个名为“xlpersistentdff”的实例化寄存器？解决/修复方法寄存器是一个永久寄存器，放置在每个设计中，以确保每个设计中至少存在一个同步元件。该寄存器将出现在顶级HDL文件中，但它不是用户设计的...

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6年前发布3次阅读

12.1个约束——什么时候使用周期约束？

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6年前发布2次阅读

如果Quartus II软件意外终止，许可会发生什么？

如果Quartus®II会话意外终止，则在标准FLEXlm超时期限后，FLEXlm服务器将回收任何保留的浮动许可证。 FLEXlm软件版本10.8随Quartus II软件的当前版本一起发布。

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6年前发布9次阅读

11.1 iMPACT – 警告：iMPACT：2218 – 状态寄存器中显示错误，释放完成位为非1。

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等级-LV3-ChipDebug

8个月前更新44次阅读

基于xilinx FPGA的DDS 256 工程分享

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FPGA CPLD资料源码分享

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6年前发布4次阅读

M1.x安装：Windows保护错误（由3COM网络板运行OSR2引起）

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6年前发布44次阅读

MIG 7系列 – 系统时钟输入要求

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6年前发布15次阅读

我是否可以为双列设计实现单列DDR2 SDRAM或DDR3 SDRAM DIMM /器件？

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6年前发布2次阅读

6.3i IP更新2核心生成器 – IP系统逻辑的新增和已知问题列表

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6年前发布95次阅读

如果FPGA的VCCIO接的是3.3V，引脚定义为LVCMOS25的话,2.5V能否被采到为1？

请教一个问题，如果FPGA的VCCIO接的是3.3V，引脚定义为LVCMOS25的话，输出是什么样子的?输入采集呢，2.5V能否被采到1?

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6年前发布18次阅读

RigiCORIP IP S/PDIF -在哪里可以找到这个IP的XDC约束？

描述我在哪里可以找到这个IP的XDC约束？在2013.4和更早的时候，S/PDIF核心有时会产生所提供的XDC约束的定时误差。在哪里可以找到S/PDIF核心的适当约束？解决方案在VIVADO 2014.1中更新约束。对于以前版本中的用户，可以在下面找到LogICORS/PDIF核心的一组更新...

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6年前发布11次阅读

RX串行接口上的英特尔低延迟40和100 Gbps以太网IP内核支持的最小帧大小是多少？

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