SOC FPGA论坛首页-ChipDebug-第111页

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dream_and _action

等级-LV1-ChipDebug

6年前发布58次阅读

大家好，请教下V-by-one数据提取，数据提取顺序是这样的吗

assign p0 = {vborx_dat_1[287:280],vborx_dat_1[303:296],vborx_dat_1[295:288]};assign p1 = {vborx_dat_1[247:240],vborx_dat_1[263:256],vborx_dat_1[255:248]};assign p2 = {vborx_dat_1[207:200],vborx_dat_1[223:216],vborx_dat_1[215:208]};assign p3...

FPGA常见问题

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等级-LV2-ChipDebug

5年前发布58次阅读

HLS-使用C/C++开发FPGA的IP Core-下

本文为HLS的下半部分。
在本文当中，将涉及如下部分的内容：
1.性能分析报告的读取和分析2.接口类型以及优化的方法
编译报告的分...

HLS-使用C/C++开发FPGA的IP Core-下-ChipDebug

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4年前发布58次阅读

精ZYNQ核心板原理图&PCB分享

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FPGA CPLD资料源码分享

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4年前更新58次阅读

FPGA学习-CRC校验

一、CRC原理。
CRC校验的原理非常简单，如下图所示。
其中，生成多项式是利用抽象代数的一些规则推导出来的，而模2...

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FPGA常见问题

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4年前更新58次阅读

Xilinx FPGA AI开发工具 AIE(9)—创建一个包含PL/PS/AIE的Vitis工程（2）

在前一篇文章中我们介绍了如何创建一个包含PL/PS和AIE三个domain的Vitis工程，接下来我们介绍一下如何编译该工程。打开文件ful...

Xilinx FPGA AI开发工具 AIE(9)—创建一个包含PL/PS/AIE的Vitis工程（2）-ChipDebug

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4年前更新58次阅读

FPGA跨时钟域处理3大方法揭秘！

跨时钟域处理是FPGA设计中经常遇到的问题，而如何处理好跨时钟域间的数据，可以说是每个FPGA初学者的必修课。如果是还在校生，跨...

FPGA跨时钟域处理3大方法揭秘！-ChipDebug

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FPGA常见问题

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4年前更新58次阅读

常用通信协议总结及FPGA实现（下）

继续更新常用的串口通信协议。本次要介绍的是SPI协议。
3.SPI： SPI（serial peripheral interface）也是一种同步串行通...

常用通信协议总结及FPGA实现（下）-ChipDebug

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常用通信协议总结及FPGA实现（下）-ChipDebug

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FPGA时序基础理论

对于系统设计工程师来说，时序问题在设计中是至关重要的，尤其是随着时钟频率的提高，留给数据传输的有效读写窗口越来越小，要想...

FPGA时序基础理论-ChipDebug

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理解FPGA的基础知识——FPGA专业术语

■ ASIC（Application Specific Integrated Circuit，专用集成电路）ASIC 是为满足顾客特定需求而设计制造、面相特定用途的集成电路的总称。面向特定用途的集成电路分为全定制IC和半定制 IC。通常所说的ASIC主要指门阵列、嵌入式阵列、标准单元 ASIC、结构...

FPGA常见问题

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等级-LV2-ChipDebug

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Xilinx DSP48E1仿真学习

DSP48E1的整体结构如下：仿真代码：// ============================================================
// File Name: tb_dsp_te...

Xilinx DSP48E1仿真学习-ChipDebug

Xilinx DSP48E1仿真学习-ChipDebug

Xilinx DSP48E1仿真学习-ChipDebug

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3年前发布58次阅读

如何利用anlogic TD实现引脚绑定？

同标题，请大侠指点？或者哪里有教程请告知，谢谢。

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3年前发布58次阅读

提问使用ChipWatcher抓到的波形与代码逻辑不符，有跳变。

在使用安路FPGA时，使用Chipwatcher进行抓波形的时候，其波形与代码逻辑不符，如图，其中代码逻辑为shift_r={shift_r[9:0], shif...

使用ChipWatcher抓到的波形与代码逻辑不符，有跳变。-ChipDebug

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XL_易灵思FPGA

等级-LV2-ChipDebug

2年前更新58次阅读

RISCV 生成报错

现象1：[GENERATE_PICKLE-DONE] Pickle generation success![GENERATE_IP-DONE] Done Generate IP[GENERATE-AFTER] Generated external script generator successfully[GENERATE-AFTER] Generated external source source successfully[GENERATE-AFTER] Gener...

易灵思(Elitestek)

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等级-LV3-ChipDebug

2年前发布58次阅读

PCB常用图形符号标准字体

字符效果字符与图形符号对应关系：字体名称为Mooretronics.ttf

PCB常用图形符号标准字体-ChipDebug

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已解决为什么我没有soft ip

为什么我没有soft ip-ChipDebug

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提问怎样使用MCU 的SPI方式对LATTICE LIFCL-17 CPLD 进行程序升级下载？

如图我想通过单片机的SPI总线升级FPGA的程序，有具体的代码参考吗？

怎样使用MCU 的SPI方式对LATTICE LIFCL-17 CPLD 进行程序升级下载？-ChipDebug

Lattice-莱迪斯

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1年前更新58次阅读

阻抗设计中注意事项

阻抗设计中注意事项
下图si9000微带线和带状线的模型图，只有我们真正的认识里面参数的含义才能计算出正确的阻抗。
1. W1下线宽...

阻抗设计中注意事项-ChipDebug

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阻抗设计中注意事项-ChipDebug

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阻抗设计中注意事项-ChipDebug

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1年前更新58次阅读

精allegro 16.3及17.4 添加Ratsnest_Schedule属性_以十字方格显示电源网络和gnd网络

16.3操作方法：allegro 添加Ratsnest_Schedule属性完成效果如下图，以十字方格显示电源网络和gnd网络17.4操作方法：17.4需...

allegro 16.3及17.4 添加Ratsnest_Schedule属性_以十字方格显示电源网络和gnd网络-ChipDebug

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10个月前发布58次阅读

fpga为什么IO 换一个约束引脚，绕线失败

请教一下前辈，1.FPGA为什么换一个线就绕线失败当前资源占用：swd 下载口引出在1.8v的IO上，想换一个3.3V的引脚，结果发现只修改...

fpga为什么IO 换一个约束引脚，绕线失败-ChipDebug

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4年前更新57次阅读

Verilog阻塞与非阻塞赋值详解

导言
关于Verilog阻塞与非阻塞的问题，非常多的教程给出了解释，但大多仅给出一些关于阻塞非阻塞的设计原则，没有更加详细的讲解...

Verilog阻塞与非阻塞赋值详解-ChipDebug

Verilog阻塞与非阻塞赋值详解-ChipDebug

Verilog阻塞与非阻塞赋值详解-ChipDebug

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VHDL基本语法总结

VHDL和Verilog都是硬件描述语言，在国内，Verilog应用相比较而言更多，因为它更加接近C语言比较容易学，很多人说VHDL难度高，但...

VHDL基本语法总结-ChipDebug

VHDL基本语法总结-ChipDebug

VHDL基本语法总结-ChipDebug

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FPGA常见问题

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FPGA时序约束中false path和asynchronous的区别

在FPGA的开发中，对于两个异步时钟，如果我们可以在RTL的设计中保证这两个时钟域之间的处理都是正确的，那就可以让工具不分析这两个时钟域之间的交互。如果不设置的话，Vivado默认都会分析的，这样会大大增加Implementation的时间。
常用的不让工具分...

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详解FPGA四大设计要点

FPGA的用处比我们平时想象的用处更广泛，原因在于其中集成的模块种类更多，而不仅仅是原来的简单逻辑单元（LE）。早期的FPGA相对...

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详解FPGA四大设计要点-ChipDebug

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白皮书丨为什么说英特尔® FPGA 是实施边缘 AI 的理想之选？

随着企业运营的节奏日益加快，人们对快速响应的期望日益提升，决策逐渐从数据中心转向网络边缘。无论是要尽量保障繁忙...

白皮书丨为什么说英特尔® FPGA 是实施边缘 AI 的理想之选？-ChipDebug

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FPGA新闻资讯

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国外FPGA数字电路设计书籍第4期

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分享几本FPGA项目管理方面的书

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赛灵思的HDMI Receiver Subsystem 用户手册pg236翻译和学习(18)

读赛灵思IP手册，HDMI 1.4/2.0 Receiver Subsystem v2.0 Product Guide，即HDMI接受器系统的手册。本期介绍附录C应用软件开发...

赛灵思的HDMI Receiver Subsystem 用户手册pg236翻译和学习(18)-ChipDebug

赛灵思的HDMI Receiver Subsystem 用户手册pg236翻译和学习(18)-ChipDebug

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FPGA与数字IC求职知识准备 – 数字电路知识总结

前言本文整理了数字电路课程中的相关基本的知识点和较为重要的知识点，用于求职的数电部分的知识准备，差缺补漏。二进制数的算术...

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AIE(14)—AI Engine API简介

起初，在Xilinx推出包含AI Engine的FPGA芯片Versal AI Core时，针对AI Engine的编程方式为Intrinsics。Intrinsics可理解为已经被...

AIE(14)—AI Engine API简介-ChipDebug

AIE(14)—AI Engine API简介-ChipDebug

AIE(14)—AI Engine API简介-ChipDebug

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2年前更新57次阅读

已解决potato2.0时钟引脚引出

版主你好，我想把potato2.0的时钟引脚引出到一个具体的硬件引脚和一个虚拟引脚，给内部其他模块用，需要怎样才能实现呢？感谢

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