SOC FPGA论坛首页-ChipDebug-第12页

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等级-LV4-ChipDebug

3年前更新57次阅读

深入理解ALTERA FPGA应用设计完整版 PDF电子书下载带书签目录_.zip

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FPGA CPLD资料源码分享

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等级-LV1-ChipDebug

2年前更新207次阅读

基于FPGA的cy7c68013a双向通信教程

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FPGA CPLD资料源码分享

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等级-LV1-ChipDebug

1年前发布57次阅读

提问易灵思软核,spi读写flash时只能写256个字节，一页。这是为什么？

这个是软核代码，首地址是0x380000写入，准备写入5个256字节大小的数据。然后写完再读出来时，只有0x380000~0x380100有我写入的...

易灵思软核,spi读写flash时只能写256个字节，一页。这是为什么？-ChipDebug

易灵思(Elitestek)

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等级-LV2-ChipDebug

7年前发布136次阅读

Vivado – 错误：[EDIF 20-105]在＃行或以上解析错误。 'Vivado'无法正确编写EDIF文件

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等级-LV2-ChipDebug

7年前发布53次阅读

7系列GTP / GTX / GTH – RXBYTEISALIGNED并不总是可靠的

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等级-LV1-ChipDebug

1年前发布86次阅读

提问关于TRION系列LPDDR3配置及应用问题？

问题1:TRION系列LPDDR3是硬核在Interface中进行配置，用户接口采用AXI协议，如果我想实现LPDDR3内存地址空间划分及存储如何进行...

关于TRION系列LPDDR3配置及应用问题？-ChipDebug

易灵思(Elitestek)

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祥哥爱学习

等级-LV1-ChipDebug

1年前发布57次阅读

提问易灵思如何固定信号的位置

我知道这个信号的block位置，如何将这个信号固定在这个block上，因为重新布局布线信号的block的位置会发生改变，数据出现错误，我就想将信号固定在数据正确时那个block上！！！

易灵思(Elitestek)

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等级-LV1-ChipDebug

1年前发布57次阅读

已解决易灵思在SPI Programmer时报错（2023.2版开发环境+新版下载器）？请帮忙分析分析原因。

易灵思在SPI Programmer时报错（2023.2版开发环境+新版下载器）具体配置信息详见以下截图：

易灵思在SPI Programmer时报错（2023.2版开发环境+新版下载器）？请帮忙分析分析原因。-ChipDebug

易灵思(Elitestek)

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等级-LV1-ChipDebug

1年前更新33次阅读

已解决请问我这个创建工程后设置源文件为顶层是错误的，我这编译时为什么写顶层文件名字错误？

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等级-LV1-ChipDebug

1年前更新35次阅读

已解决教程8的dsp乘法器，请问怎么改对乘法器的赋值？

我编译下载 FPGA 的位流文件，通过选取 ChipWatcher 窗口进行最终乘积数值的抓取。只有下面这张图的结果。也就是说我想知道...

教程8的dsp乘法器，请问怎么改对乘法器的赋值？-ChipDebug

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等级-LV1-ChipDebug

1年前更新34次阅读

已解决我为什么没找到这个时钟的按键呢？

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等级-LV4-ChipDebug

1年前更新2400次阅读

精详解FPGA实现8b10b编码原理（含VHDL及verilog源码）

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毛毛是只好汪

等级-LV1-ChipDebug

1年前发布51次阅读

提问开源自定义ip不支持板子，该怎么修改啊

开源自定义ip不支持板子，该怎么修改啊-ChipDebug

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等级-LV1-ChipDebug

1年前更新24次阅读

已解决icmaker大佬，modelsim软件的使用教程中，这个 v f 快捷键是什么意思呢?

modelsim软件的使用教程中，这个 v f 快捷键是什么意思呢?谢谢。

icmaker大佬，modelsim软件的使用教程中，这个 v f 快捷键是什么意思呢?-ChipDebug

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8年前发布112次阅读

LATTICE FPGA 哪位碰到过这个情况，能加载不能reveal？

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Lattice-莱迪斯

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等级-LV1-ChipDebug

7年前发布116次阅读

11.2 ChipScope分析仪 – “错误：INTERNAL_ERROR：可移植性：basutencodeimp.c：229：1.24”

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等级-LV4-ChipDebug

3年前更新36次阅读

FPGA实现MMC（和衍生标准）主机控制器的开源代码

进行中的工作 - 基本上可以正常工作但尚未完成稳定版本。特征1 位 / 4 位数据模式。大扇区缓冲区（用于多个扇区读取或写入）。AXI-4 DMA。当前bugsDMA：不支持卡写入模式（仅作为从卡读取的功能）。鲁棒性：目前不检查传入响应的 CRC7 / CRC16。写入：多扇区...

FPGA开源项目

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等级-LV1-ChipDebug

7年前发布23次阅读

错误（10002）：无法打开VHDL或Verilog HDL文件

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等级-LV1-ChipDebug

1年前发布57次阅读

求教FPGA的RAM与EEPROM问题

将一组8位的256个数据从RAM中读取出来，然后写入到eeprom中，modesim仿真显示一直写入失败，eeprom的通讯使用的是i2c。请问这是...

求教FPGA的RAM与EEPROM问题-ChipDebug

求教FPGA的RAM与EEPROM问题-ChipDebug

求教FPGA的RAM与EEPROM问题-ChipDebug

FPGA常见问题

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祥哥爱学习

等级-LV1-ChipDebug

1年前发布112次阅读

提问求这个ddr3的demo

请问下有这个demo的工程文件吗？ddr3是内嵌到芯片内部的吗？

求这个ddr3的demo-ChipDebug

易灵思(Elitestek)

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等级-LV1-ChipDebug

1年前发布62次阅读

已解决PH1A开发MIPI

请问PH1A如果使用MIPI软核的话怎么添加IP核，使用什么软件进行开发？PH1A如果使用MIPI硬核的话FPGA中怎么操作，有没有相关的例程？

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等级-LV1-ChipDebug

7年前发布63次阅读

如何在FPGA中实现两个级联PLL？

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Lattice-莱迪斯

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XL_易灵思FPGA

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1年前更新524次阅读

精易灵思LVDS用法

这里以钛金的LVDS为例。LVDS RX 时钟选择LVDS时钟的接收要连接名字为GPIOx_P_y_PLLINz名字的差分对，这样的管脚直接驱动PLL，产...

易灵思LVDS用法-ChipDebug

易灵思LVDS用法-ChipDebug

易灵思LVDS用法-ChipDebug

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易灵思LVDS用法-ChipDebug

易灵思(Elitestek)

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祥哥爱学习

等级-LV1-ChipDebug

1年前更新38次阅读

提问请问，debugger抓取信号，我想抓一个信号的下降沿，抓到了波形就停止了，如何能让波形继续运行，因为这个信号有多次下降沿，我想把所有下降沿抓到

易灵思(Elitestek)

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等级-LV1-ChipDebug

1年前更新28次阅读

已解决安路EAD TD怎么绑定外部文本编辑器

有什么办法可以绑定外部文本编辑器，自带操作不方便。资料我找不到怎么设置

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祥哥爱学习

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1年前发布16次阅读

提问请问debug file添加了.json文件，也勾选了，点击ok保存，再一次打开这个界面发现跟原来一样，没有勾选，没有文件，这个怎么解决？

请问debug file添加了.json文件，也勾选了，点击ok保存，再一次打开这个界面发现跟原来一样，没有勾选，没有文件，这个怎么解决？-ChipDebug

易灵思(Elitestek)

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7年前发布32次阅读

ML605 – PCIe复位上拉规范

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1年前发布21次阅读

UART 调试时遇到的IO输出问题

你好，UART例程是发送1个数据，我想改成发送多个数据。调试时发现in_flag 为高就一直发送, 就做了一个脉冲来控制奇怪就在下...

UART 调试时遇到的IO输出问题-ChipDebug

UART 调试时遇到的IO输出问题-ChipDebug

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等级-LV1-ChipDebug

1年前发布40次阅读

EF2_PHY_OSCDIV 介绍

我的400M PLL已经出来了。反过来看调用这个模块就出来61M左右的时钟，板子是12M输入，这个模块是什么功能？有没系统性的文章介绍...

EF2_PHY_OSCDIV 介绍-ChipDebug

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等级-LV1-ChipDebug

1年前更新31次阅读

已解决demo4 key pll 例程中的引脚配置 J1 N6在哪里定义?

demo4 key pll 例程中的引脚配置 J1 N6在哪里定义?-ChipDebug

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