SOC FPGA论坛首页-ChipDebug-第145页

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等级-LV1-ChipDebug

7年前发布1次阅读

7.1i EDK – 使用xmdstub通过UART下载XMD应用程序错误（崩溃）

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7年前发布2次阅读

Spartan-3E，DDR2 – 使用Schematic符号时，DDR_ALIGNMENT属性未正确设置

问题描述使用IDDR2或ODDR2Schematic符号时，DDR_ALIGNMENT属性未正确设置。如果将Schematic符号上的属性设置为C0或C1，则会恢复为“无”。解决/修复方法

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7年前发布1次阅读

7.1i约束编辑器 – 非时钟端口列为时钟，OFFSET IN / OUT为N / A.

问题描述一般问题描述：当我打开Constraints Editor时，我注意到有非时钟信号列为时钟，这些端口的OFFSET IN / OUT为N / A.什么时候修好？解决/修复方法最新的7.1i Service Pack中已修复此问题： http://support.xilinx.com/xlnx/xil_sw_updates_home.jsp

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7年前发布2次阅读

6.3 / 6.2 /6.1 EDK – LibGen不为外部中断注册中断处理程序

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7年前发布1次阅读

7.1i ISE / EDK – 如果是双/多处理器项目，如何在ISE中将多个“.elf”文件加载到我的块RAM中？

问题描述关键词：处理器，源，edk，elf 解决/修复方法 http://www.xilinx.com/ise/embedded/est_rm.pdf

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7年前发布1次阅读

6.3i架构向导 – 当DCM CLKDV时钟连接到PMCD CLKA时，为DCM / PMCD生成错误的HDL

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7年前发布1次阅读

6.2i ChipScope Pro – ChipScope Pro Analyzer 6.2i在打开MultiLINX USB电缆时崩溃

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等级-LV1-ChipDebug

7年前发布1次阅读

Virtex-II Pro RocketIO – 如果通道太有损，如何增加接收器的眼高？

问题描述当由于通道丢失导致接收器的眼高太低时，如何增加它以便在接收器处可靠地恢复数据？解决/修复方法设计用于低速运行的背板在较高速度下更有损耗。 Xilinx使用Maxim MAX3785均衡器来增加眼高，并成功恢复设计用于降低速度的背板上的数据。有关更多信息...

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7年前发布5次阅读

6.1i时序分析器 – 为什么延迟定义的某些链接指向一个页面，指出“未找到主题”？

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7年前发布9次阅读

10.1 ISE – 多个ABEL测试向量不会显示为项目源

问题描述 ABEL源包含多个测试向量，这些向量不会在源树中显示为单独的测试向量。解决/修复方法多个测试矢量线不会出现在Project Navigator源窗口中，并且无法通过Project Navigator控件处理单个矢量集。如果用户启动ABEL文件中包含的向量的过程，则将按顺序...

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7年前发布28次阅读

6.1i ECS – RTLSchematicViewer在Linux Red Hat下运行不正常

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7年前发布7次阅读

3.1用于DSP的系统生成器和5.2i XST和5.2i MAP – 使用XST综合包含DDS核心的System Generator设计时报告的“错误：MapLib：32”

问题描述关键词：COREGen，已知，问题，5.2i，MAP，XST，DDS，SysGen，MapLib 解决/修复方法

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等级-LV2-ChipDebug

7年前发布18次阅读

为什么低延迟100G以太网英特尔®Stratix®106FPGA核心在针对“L-Tile”器件时将“H-Tile”显示为“目标收发器磁贴”？

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3年前更新56次阅读

已解决lattice fpga软件 DIamond不知道为啥不显示关键字？

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Lattice-莱迪斯

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6年前发布77次阅读

为什么LATTICE EPC5 FPGA的sdrdes通过SCI写进去的值和读出来的值不一致？

为什么LATTICE EPC5 FPGA的sdrdes通过SCI写进去的值和读出来的值不一致？-ChipDebug

Lattice-莱迪斯

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4年前发布275次阅读

[FPGA 实现及PCIe IP 核知识点] NVMe 热插拔过程以及常见问题（一）

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FPGA常见问题

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等级-LV4-ChipDebug

3年前更新12次阅读

Xilinx系列FPGA芯片IP核详解_刘东华编著.pdf

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FPGA CPLD资料源码分享

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3年前更新6次阅读

AMD 推出 AU7P FPGA 和 ZU3T 自适应 SoC

Romisaa SamhoudAMD 产品线经理随着 Zynq® UltraScale+™ MPSoC 和 Artix® UltraScale+ FPGA 取得成功，AMD 现推出两款全新器...

AMD 推出 AU7P FPGA 和 ZU3T 自适应 SoC-ChipDebug

AMD 推出 AU7P FPGA 和 ZU3T 自适应 SoC-ChipDebug

AMD 推出 AU7P FPGA 和 ZU3T 自适应 SoC-ChipDebug

FPGA新闻资讯

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2年前更新72次阅读

JESD204B接口调试记录

简介近期在项目中需要用到JESD204B接口，而我之前从来没有用过这个接口，所以花了很多时间去搜集资料、查看资料、编写代码、仿...

JESD204B接口调试记录-ChipDebug

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FPGA常见问题

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7年前发布111次阅读

请教下 win10 lattice 开发环境那个比较好?

请教下 win10 lattice 开发环境那个比较好要从altera 换成lattice

Lattice-莱迪斯

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7年前发布44次阅读

为什么在混合Verilog / VHDL设计模拟中出现“ELAB2_0093”错误？

当您的顶层设计采用VHDL时，会发生这种情况，但其中一个较低级别的模块（例如，使用IP Express生成的PLL）位于Verilog中。
请注意，Lattice OEM Compiled库对VHDL和Verilog有不同的命名法。例如，“sc”是VHDL的SC / M库名称，“ovi_sc”是Verilog的SC / M库...

Lattice-莱迪斯

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7年前发布19次阅读

为什么我只需要在莱迪思FPGA侧的DDR2 / 3（双倍数据速率）数据信号上进行外部VTT终端，而不是地址，命令和控制信号？

DDR（双倍数据速率）存储器接口使用SSTL信令，这需要在接收器侧并行终止VTT。数据的外部VTT终端在读取操作期间用于存储器控制器侧。。由于地址，命令和控制信号是从存储器控制器输出的，因此在控制器侧不需要VTT终端。。因此，地址，命令和控制信号需要在存储...

Lattice-莱迪斯

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7年前发布12次阅读

ispClock 5600A的LOCK引脚的电流吸收能力是多少？

LOCK引脚是标准LVCMOS 3.3V输出。该引脚的电流吸收能力为4 mA。 LVCMOS 3.3V参数可在ispClock 5600A数据表的第5页“直流电气特性 - 单端逻辑”部分找到：
DS1019
。。

Lattice-莱迪斯

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7年前发布14次阅读

我们是否需要运行完整的实施流程来查看物理和平面图视图，即使设计有微小的变化？

是的，即使源代码中发生了一个小的修改，无论是逻辑更改还是代码清理，Lattice Diamond都会将它们视为源代码更改，并将运行完整的实现流程来查看平面图和物理视图

Lattice-莱迪斯

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7年前发布54次阅读

DDR3 PHY IP提供的最大带宽是多少？

DDR3 PHY IP核在最佳情况下最多可提供95%～98%的最大带宽。在最坏的情况下，它可以被限制在最大带宽的20%～25%。导致这种广泛的效率变化的因素是DDR3 PHY函数之外的因素。两个主要因素是：存储器控制器设计：为了利用接近最大带宽，控制器应该支持命令突发，...

Lattice-莱迪斯

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7年前发布17次阅读

上电时触发器输出的状态是什么？我的设计寄存器的复位引脚既不与GSR也不与LSR相连

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Lattice-莱迪斯

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7年前发布11次阅读

硬件调试器60.1：打印仅打印当前显示的波形部分。

描述当打印图形波形时，只有波形的部分出现在显示器上打印。解决方案要打印整个波形，缩放到满并打印。如果打印结果波形太小无法读取，执行几次打印，放大成段波形的

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7年前发布12次阅读

SyPrime:如何使用SythTristaTeTuMax属性将三态复用器转换为LUT多路复用器？

描述关键字：同步化、VHDL、Verilog、SDC、SythTristaTimoMUX紧迫性：标准一般描述：如何将三态复用器转换为LUT多路复用器SythTristaTeTuMax属性？强制SypLISTION分析由三态驱动的设计中的每个网络驱动程序并将驱动程序转换为多路复用器。如果数量是这样的在...

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7年前发布10次阅读

M1.3 TrCE：对M0、Md1、Md2返回的0个项目的时序约束进行分析，检测到0个定时错误。

描述参考文献17927一般描述：特殊约束条件的时序分析焊盘Md0、Md1、Md2可以给出以下结果：产量；路径I1到QUT包含1级逻辑：从COMP开始的路径：M00.I（从$NET000）Delay type Delay（NS）物理资源----------------------------------CbBrR10C1.C2净0.946R $NET0...

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7年前发布9次阅读

基础F1.xXabel:XePLD/PLASASM“分区”属性不支持

描述关键词：分区、XABEL、CPLD、LOC紧迫性：标准一般描述：不支持XEPLD或PLASASM属性“分区”。标准基础F1.XEDF流程为Xabel.如果使用XabelCal码中的属性分区，然后生成一个EDIF文件来读取M1，则该属性不会写入EDFF。解决方案不支持XEPLD或PLASASM属性。基础F...

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