SOC FPGA论坛首页-ChipDebug-第14页

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等级-LV1-ChipDebug

9个月前发布59次阅读

在做一个毕设，能够在浏览器中编写verilog代码，并实现仿真波形，请教分享经验

在做一个毕设，能够在浏览器中编写verilog代码，并实现仿真波形，请教分享经验

FPGA常见问题

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10个月前发布55次阅读

提问20个电源上电时序

假设我有20个电源，每个电源都有EN和PG引脚，最开始的1号电源EN默认为高电平，自动上电，剩下的每个电源都延时5ms根据前一级的PG信号依次上电，最后输出PG20=1代表上电结束，用状态机设计的思路，如果只有3个电源会变得简单，但是到20个之后，作为输入的EN信...

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10个月前更新28次阅读

提问求大佬们指点

我的本科毕业选题是基于FPGA的能完成FFT运算的简易频谱仪，我之前并没有怎么接触过FPGA相关内容，目前正在学习Verilog的语法和设计流程，也在网上一直找资料但是还是觉得非常茫然无从下手，想问一下各位大佬我应该从那些东西学起才能完成我这个毕设以及哪里可...

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10个月前发布27次阅读

已解决串口多字节收发

版主，现在例程里面带的是单字节收发，能做一个多字节收发的例程demo吗？

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10个月前发布17次阅读

已解决potato pie 2.0的内部时钟问题

版主，你好，potato pie 2.0的内部时钟问题怎么分频引出到外部引脚上，内部时钟怎么给别的模块用？有简单的例子吗？

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10个月前发布14次阅读

已解决potato pie时钟

版主你好问下potato pie 2.0的内部时钟频率是多少？我想做一个50兆输出的pll，感谢

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10个月前更新28次阅读

已解决potato2.0时钟引脚引出

版主你好，我想把potato2.0的时钟引脚引出到一个具体的硬件引脚和一个虚拟引脚，给内部其他模块用，需要怎样才能实现呢？感谢

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10个月前发布55次阅读

提问modelsim显示定点小数时，小数位超过30位不能正确显示。

vivado和modelsim联合仿真，i_signal_1的数据格式是fix48_46。但在modelsim的global signal radix里一旦设置超过30位小数位，显...

modelsim显示定点小数时，小数位超过30位不能正确显示。-ChipDebug

modelsim显示定点小数时，小数位超过30位不能正确显示。-ChipDebug

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10个月前发布98次阅读

芯片测试相关术语汇总

什么是芯片制造的Corner以及SS/TT/FF特点？世界上没有两片叶子是相同的，同样世界上没有两个芯片是相同的。芯片制造是一个物理...

芯片测试相关术语汇总-ChipDebug

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10个月前更新41次阅读

已解决FPGA工作异常

FPGA的型号是xilinx XC3S200A FPGA程序可正常加载，加载后测量DONE拉高、PROG_B拉高、INIT_B拉高。出现的问题：10块板卡中有7块不能正常工作，故障启动完成后部分工作引脚不能正常拉高。想问下DONE拉高、PROG_B拉高、INIT_B拉高后，FPGA的程序就一定正常工作...

等级-LV1-ChipDebug

DONE拉高只表示FPGA加载成功，检查下部分工作引脚不能正常拉高的BANK电压，更可能是你的样口焊接不良。

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10个月前发布19次阅读

已解决安路芯片之前正常下载或擦除程序，突然擦除或写入程序失败，用的还是例程不知道咋回事，芯片型号是对的，是芯片自锁了吗

安路芯片之前正常下载或擦除程序，突然擦除或写入程序失败，用的还是例程不知道咋回事，芯片型号是对的，是芯片自锁了吗-ChipDebug

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10个月前更新23次阅读

提问用输出的完成标志位控制输入使能是否合理？

大家好，本人正在学习FPGA的基本知识，目前正在编写板子和上位机的UART串口通信环回程序，其中发送端的输入输出定义如下所示module uart_tx_fsm
#( parameter SYS_CLK_FREQ = 50_000_000, parameter BAUD_RATE = 9600
)( input i_sys_clk, input i_asyn_rst_n...

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12个月前发布50次阅读

XScuGic_SetPriorityTriggerType函数如何设置下降沿触发？

我在调用XScuGic_SetPriorityTriggerType(XScuGic *InstancePtr, u32 Int_Id,u8 Priority, u8 Trigger)函数的时候，发现只能设置上升沿或者高电平触发，那如果我要设置低电平或者下降沿触发该怎么做呢？

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等级-LV3-ChipDebug

12个月前更新9次阅读

从TD工程中让内部逻辑分析仪chipwatch的.cwc文件不生效（不参与编译）的方法

平时我们在调试中一般都会用到chipwatch, 但是调试完量产时，我们不希望工程中包含这部分逻辑，以前的TD版中只能是从工程移除.cw...

从TD工程中让内部逻辑分析仪chipwatch的.cwc文件不生效（不参与编译）的方法-ChipDebug

从TD工程中让内部逻辑分析仪chipwatch的.cwc文件不生效（不参与编译）的方法-ChipDebug

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等级-LV3-ChipDebug

12个月前发布15次阅读

I2C死锁问题集锦

最近遇到I2C死锁问题，麻烦得狠。解I2C死锁，最好的办法是软件办法。采用硬件I2C读取E2PROM，单片机复位发生死锁怎么办？Linux内核4.14版本——I2C子系统(5)_I2C死锁相关解救I2C总线BUSY死锁I2C死锁产生机理及解决办法I2C总线协议和死锁原因再谈I2C，硬件问题...

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等级-LV3-ChipDebug

12个月前发布12次阅读

采用硬件I2C读取E2PROM，单片机复位发生死锁怎么办？

现象：单片机采用硬件I2C读取E2PROM，当单片机复位时，会有概率出现再无法与E2PROM通信，此时SCL为高，SDA一直为低。原因：当单...

采用硬件I2C读取E2PROM，单片机复位发生死锁怎么办？-ChipDebug

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等级-LV3-ChipDebug

12个月前发布9次阅读

采用硬件I2C读取E2PROM，单片机复位发生死锁怎么办？

我们平时在调试I2C的时候可能很少去关注NACK信号，只知道如果Master发送数据，MSB先发，LSB后发，连续发送一个字节(8个bit)，之...

采用硬件I2C读取E2PROM，单片机复位发生死锁怎么办？-ChipDebug

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12个月前更新8次阅读

Linux内核4.14版本——I2C子系统(5)_I2C死锁相关

源码：driversi2cbussesi2c-st.cdriversi2ci2c-core-base.c1. i2c_init_recovery（死锁复位机制初始化）i2c_add_adapter->i2c_register_adapter->i2c_init_recovery
static int i2c_register_adapter(struct i2c_adapter *adap)
{ int res = -EINVAL; ...

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12个月前发布20次阅读

解救I2C总线BUSY死锁

摘要：本文深入浅出地介绍如何发现I2C总线死锁，分析了各种可能的失效模式，最终找到解决方案。对于硬件工程师如何分析解决...

解救I2C总线BUSY死锁-ChipDebug

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解救I2C总线BUSY死锁-ChipDebug

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12个月前更新14次阅读

I2C死锁产生机理及解决办法

在I2C实际使用过程中，最容易出现的一个问题就是死锁，其主要表现为：SCL持续为高，SDA持续为低。产生机理I2C死锁产生的机理...

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12个月前发布17次阅读

I2C总线协议和死锁原因

一、什么是I2C协议I2C协议是一个允许一主多从进行通讯的协议。它就像串行外设接口（SPI）一样，只能用于短距离通信。又像异步串...

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12个月前发布36次阅读

再谈I2C，硬件问题汇总及死锁解决办法

一般情况下， i2c 设备焊接没什么问题，按照设备手册一步步来，基本上就顺风顺水能够用起来。如果这么一个简单的东西，有时候想...

再谈I2C，硬件问题汇总及死锁解决办法-ChipDebug

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1年前更新81次阅读

安路FPGA如何进行区域约束位置约束（Region Constraint）？

按下Chip Viewer toolbar 中的按钮后， Chip Viewer 进入区域约束管理模式，界面右上方的约束管理器会分类显示在 ADC 文件中定义...

安路FPGA如何进行区域约束位置约束（Region Constraint）？-ChipDebug

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12个月前更新644次阅读

安路FPGA 100问

TD软件支持哪些操作系统？TD软件支持主流的操作系统Windows7-32bit、Windows7-64bit、Windows10-64bit、Linux。安路的文档在哪里...

安路FPGA 100问-ChipDebug

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1年前更新127次阅读

正在做一个Xlinx FPGA的小项目，寻找FPGA高手合作，有偿！

大家好，目前在本人正在写一个程序，需要有VIDADO HLS 或VITIS HLS这方面经验的高人指点。或者是VHDL，Verilog高手。酬劳方面可以聊。谢谢。

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1年前发布44次阅读

DDR3仿真的时候，app_rdy信号一直拉低是什么情况呢？

在使用MIG核控制DDR的时候，进行仿真的时候，初始化完成的后，可以写几个数据，但是之后就一直拉低了。图一是细节图，图二是整体...

DDR3仿真的时候，app_rdy信号一直拉低是什么情况呢？-ChipDebug

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8个月前更新169次阅读

PotatoPie V2.1/3.0开发板正式发布！

专为在校学生和创客设计，为普及国产FPGA献一份力。做工小巧，可随身携带，紫色外观，设计大气简洁既适合作开发板也可作核心板，...

PotatoPie V2.1/3.0开发板正式发布！-ChipDebug

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1年前更新91次阅读

PotatoPie 2.1/3.0 教程(11)——实验10 硬核AST异步收发器的环回通信

AST 回环测试实验实现对芯片 AST 收发的验证。设计 AST 收发控制器，采用外部环回的方式演示 AST 的数据收发。
1.实验说...

PotatoPie 2.1/3.0 教程(11)——实验10 硬核AST异步收发器的环回通信-ChipDebug

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1年前更新83次阅读

PotatoPie 2.1/3.0 教程(10)——实验9 EF2 FPGA LVDS 通信测试例程

LVDS 通信测试实现功能概括：实现 PotatoPie板 LVDS 数据回环。功能说明：使用 PotatoPie开发板进行了数据的 LVDS 回环通信，...

PotatoPie 2.1/3.0 教程(10)——实验9 EF2 FPGA LVDS 通信测试例程-ChipDebug

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1年前更新45次阅读

PotatoPie 2.1/3.0 教程(9)——实验8 EF2 FPGA DSP 乘法器实现

功能概括：实现对 FPGA 芯片内部 DSP 乘法器功能的验证。功能说明：将多种不同符号的乘数送入例化后的 DSP IP 核，通过 CWC 抓...

PotatoPie 2.1/3.0 教程(9)——实验8 EF2 FPGA DSP 乘法器实现-ChipDebug

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