SOC FPGA论坛首页-ChipDebug-第14页

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等级-LV4-ChipDebug

1年前更新25次阅读

orcad所有同名信号网络高亮的方法

下面这个方法我个人更喜欢一点，可以真的实现全部高亮它会自动搜索同名网络高亮，并在界面中显示查找到的信息

orcad所有同名信号网络高亮的方法-ChipDebug

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orcad所有同名信号网络高亮的方法-ChipDebug

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等级-LV1-ChipDebug

2年前发布58次阅读

DFB激光器的稳频系统。用FPGA做

我目前要做的是DFB激光器的稳频。目前差一个数字电路的稳频系统，我打算用FPGA来实现。要求：一个ADC（内置或者外接的模块）八通道以上，来采集8路电压信号，通过主控处理，再由2路输出的DAC来控制激光器，，相当于一个反馈系统，用到的算法可能有PID之类的（...

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等级-LV1-ChipDebug

2年前发布54次阅读

提问vivado仿真

ERROR: [VRFC 10-2063] Module <uart_rx> not found while processing module instance <u_uart_rx> [E:/fpga program/uart/uart.srcs/sources_1/new/uart.v:144]请问这个问题该怎么解决

FPGA常见问题

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等级-LV1-ChipDebug

2年前更新15次阅读

提问接口转换将sramif模块中的bankA和bankB转换为AXI-Stream接口，应当如何解决这个问题？（求助大佬）

module sramif #(
聽聽聽parameter integer NUM_CPUS = 1,
聽聽聽parameter integer AXI_SRAM_ID = 12
)(

FPGA常见问题

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等级-LV1-ChipDebug

2年前发布51次阅读

adc模块需求

采样率mhz级别，就是同时要多通道（至少4通道），用于axu9egb（Zynq UltraScale+ MPSoC）上实现对模拟信号的高速采集。请问哪种型号的adc模块能够满足

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XL_易灵思FPGA

等级-LV2-ChipDebug

2年前发布647次阅读

精programmer烧写用户数据到flash-v1

今天有客户提出怎样把用户数据写入到flash的操作，本来以为写的programmer都不支持了，但是经过多次验证发现还是可以的，可能之...

programmer烧写用户数据到flash-v1-ChipDebug

programmer烧写用户数据到flash-v1-ChipDebug

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programmer烧写用户数据到flash-v1-ChipDebug

易灵思(Elitestek)

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等级-LV1-ChipDebug

2年前发布93次阅读

把fpga模拟成其它硬件的学习路径？

需要学习多少小时可以出师？

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2年前更新53次阅读

已解决刚下载的软件小白打开工程文件报错，这哪出问题了

刚下载的软件小白打开工程文件报错，这哪出问题了-ChipDebug

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等级-LV1-ChipDebug

2年前发布42次阅读

提问小白求助-关于FMC接口引脚的设置

如果将一个FMC接口与FPGA连接，但PCB上FMC接口的PRSNT_M2C_L引脚设置为了悬空，并未连接到地，请问这样影响FMC接口的正常使用吗

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等级-LV1-ChipDebug

2年前发布69次阅读

提问想请问下有没有不使用ip核编写rom的资料？

ip核被ban了用不了，找了好久没有不用ip核编写rom的资料，想来求助下各位佬有没有相关资料。

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等级-LV1-ChipDebug

2年前更新44次阅读

武汉高级FPGA招聘

公司目前在研发一个高端测试类项目产品，急需高级或资深级FPGA工程师，尤其是有高速DDR5相关经验的。岗位职责：1、参与产品技术评审及需求分析，进行逻辑系统/模块设计、仿真；2、配合硬件工程师进行器件选型，并基于器件进行代码编写、调试和验证；3、配合软...

FPGA招聘信息

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等级-LV1-ChipDebug

2年前发布36次阅读

GAL系列产品编程器

Lattice公司的GAL系列产品芯片的编程器是什么型号？

Lattice-莱迪斯

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2年前发布35次阅读

已解决实例33图像叠加例化后报错

实例33图像叠加例化后报错，工程中找不到emb32，但是将图2图像叠加功能输出部分注释后报错消失，请问这是什么原因报错，怎么解决...

实例33图像叠加例化后报错-ChipDebug

实例33图像叠加例化后报错-ChipDebug

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等级-LV2-ChipDebug

2年前更新51次阅读

已解决td_riscv_potatoPieV4 中RISC-V 是否有类似ZYNQ中EMIO，用于PS（RISC-V中）控制（FPGA）PL引脚的功能

RISC-V教程里面有控制GPIO和UART,是否可以可以PL的任意GPIO，类似ZYNQ的接口EMIO?另外我的TD里面定义后UART的rx,tx引脚后，使用RISC-V是否可以通讯？

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等级-LV2-ChipDebug

2年前发布70次阅读

已解决安装好FD软件后，菜单栏没有AnlogicTools –> Create Mif

安装好FD软件后，菜单栏没有AnlogicTools –> Create Mif-ChipDebug

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等级-LV1-ChipDebug

2年前发布47次阅读

已解决正常工程编译综合布线成功后加入自动Debugger重新编译，综合处出现惊叹号是什么原因？

工程编译综合布线成功后,使用自动Debugger进行在线调试,重新编译综合布线成功后，出线如下图所示的的惊叹号，过程中并未报错只是...

正常工程编译综合布线成功后加入自动Debugger重新编译，综合处出现惊叹号是什么原因？-ChipDebug

易灵思(Elitestek)

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等级-LV1-ChipDebug

2年前发布261次阅读

已解决关于MCU模拟JTAG下载aje格式文件失败问题

PCIe 一、AJE2JTAG文档CLK时序描述1、1.6.2.2 延时校准章节描述该章节描述TCK进行校验，开启RUNTEST_CALIBRATION后，是为了验证Anl...

关于MCU模拟JTAG下载aje格式文件失败问题-ChipDebug

关于MCU模拟JTAG下载aje格式文件失败问题-ChipDebug

关于MCU模拟JTAG下载aje格式文件失败问题-ChipDebug

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关于MCU模拟JTAG下载aje格式文件失败问题-ChipDebug

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等级-LV1-ChipDebug

2年前发布46次阅读

已解决potatopie 4 是否支持 litex来构建riscv架构的系统

potatopie 4 是否支持 litex来构建riscv架构的系统

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XL_易灵思FPGA

等级-LV2-ChipDebug

2年前更新20次阅读

failed: address_size

failed: address_size <= address_width, file Instance.cpp, line 4964客户写了一个双口RAM并支持不同的输出输入位宽，写法...

failed: address_size-ChipDebug

易灵思(Elitestek)

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等级-LV3-ChipDebug

2年前更新147次阅读

串口的RTS和DTR是什么？QT如何控制

一、串口的RTS和DTR是什么？RS-232C接口定义(DB9)1 载波检测 DCD（Data Carrier Detect）2 接收数据 RXD（Received Data）3 发送...

串口的RTS和DTR是什么？QT如何控制-ChipDebug

串口的RTS和DTR是什么？QT如何控制-ChipDebug

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串口的RTS和DTR是什么？QT如何控制-ChipDebug

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等级-LV1-ChipDebug

2年前发布85次阅读

已解决ELF2使用AST硬核时报错SYN-8207

AST硬核在空闲的时候默认会发送K码，我想让他在空闲的时候不发送K码，所以想用一个与门将AST的ast_tx在空闲时设置为高，但是会报错，提示ast_tx没有连接到引脚，感觉像不允许操作这个IP核的输出，我想问问有没有什么办法能让AST在空闲的时候不发送K码。

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等级-LV1-ChipDebug

2年前发布119次阅读

已解决安路EF2M45 LVDS 输入输出接口语法应该怎么写？

我在高云FPGA移植一份代码过里啊使用LVDS 源语写输入输出。现在是LVDS接口语法报错。TLVDS_IBUF dwrxd_buf(.O(dwrxd),.I(dwrxd_p),.IB(dwrxd_n)); 这个输入语法在安路软件上报错。TLVDS_OBUF uptxd_buf(.O(uptxd_p),.OB(uptxd_n),.I(uptxd3));还有这个...

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等级-LV1-ChipDebug

2年前发布53次阅读

vivado仿真

vivado仿真的那个波形文件太大了，几十个g在c盘里面，怎么减少仿真时间

FPGA常见问题

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等级-LV1-ChipDebug

2年前更新139次阅读

已解决请问我将TD更新为5.9.1以后可以打开DR1::DR1M90GEG484-2的工程，却无法打开EG4S20NG88的工程，有什么解决办法吗

ERROR: Unknown device EG4S20NG88.ERROR: Failed to open project C:\Users\jacob\Desktop\al_mul_mox_check-main\prj\mul_mov_...

请问我将TD更新为5.9.1以后可以打开DR1::DR1M90GEG484-2的工程，却无法打开EG4S20NG88的工程，有什么解决办法吗-ChipDebug

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等级-LV3-ChipDebug

2年前更新227次阅读

网上唯一一篇请解清楚了FPGA实现并行CRC的文章

并行 CRC 发生器每种现代通信协议都使用一种或多种错误检测算法。循环冗余校验 (CRC) 是迄今为止最流行的算法。CRC 属性由生成多...

网上唯一一篇请解清楚了FPGA实现并行CRC的文章-ChipDebug

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等级-LV1-ChipDebug

2年前更新75次阅读

已解决请教SF1_PHY_OSC (pib_osc_dis, osc, pib_sel, pib_trim)怎么使用？

安路有对应IP的手册吗？

请教SF1_PHY_OSC (pib_osc_dis, osc, pib_sel, pib_trim)怎么使用？-ChipDebug

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2年前发布60次阅读

已解决请问我使用TD5.6.2打开安路工程显示器件未知，应该如何解决，如何添加器件包

我使用TD5.6.2打开安路工程显示器件未知，应该如何解决，如何添加器件包

请问我使用TD5.6.2打开安路工程显示器件未知，应该如何解决，如何添加器件包-ChipDebug

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等级-LV1-ChipDebug

2年前发布64次阅读

已解决请问这个T85F484型号的芯片最大频率可以跑多少MB?

在使用T85F484这颗芯片，在工程内使用LPDDR3进行自动Debuger调试时发现，时钟配置成200M时上升沿信号抓取不到，降低频率至100M调式没有问题，但我们工程项目的最新设计需要芯片能力频率至少也要达到200M才可行，所以想问一下T85F484型号的芯片最大频率可以跑...

易灵思(Elitestek)

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XL_易灵思FPGA

等级-LV2-ChipDebug

2年前更新928次阅读

Efinity入门使用-v8

一、软件预设置
二、新建工程三、添加源文件四、添加管脚约束五、添加GPIO六、PLL设置七、IPM添加IP八、添加debug九、下载
十、...

Efinity入门使用-v8-ChipDebug

Efinity入门使用-v8-ChipDebug

Efinity入门使用-v8-ChipDebug

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Efinity入门使用-v8-ChipDebug

易灵思(Elitestek)

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XL_易灵思FPGA

等级-LV2-ChipDebug

10个月前更新77次阅读

ERROR:Net clk100m drives a non-clock pin on block edb_top_inst/…

ERROR:Net clk100m drives a non-clock pin on block edb_top_inst/la1/GEN_PROBE[0].this_probe_p1[0]~FF.: PLL output clock c...

ERROR:Net clk100m drives a non-clock pin on block edb_top_inst/...-ChipDebug

ERROR:Net clk100m drives a non-clock pin on block edb_top_inst/...-ChipDebug

易灵思(Elitestek)

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