SOC FPGA论坛首页-ChipDebug-第16页

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XL_易灵思FPGA

等级-LV2-ChipDebug

2年前更新475次阅读

RISCV 操作常见问题集 – v5

（1）如果工程直接复制另一个工程，路径一定要修改，建议重新eclipse工程。
（2）clean Project时提示rm: can't remove 'build/d...

RISCV 操作常见问题集 - v5-ChipDebug

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2年前更新82次阅读

RISC V的I2C操作

接口处理
top接口
output system_i2c_0_io_sda_writeEnable,
output system_i2c_0_io_sda_write,

RISC V的I2C操作-ChipDebug

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2年前更新254次阅读

易灵思Jtag_bridge_loader生成-v2

Efinity版本：2023.1及以前版本。
易灵思器通过jtag bridge烧写flash时需要自己生成一个jtage birdge文件。jtage bridge 工程的...

易灵思Jtag_bridge_loader生成-v2-ChipDebug

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2年前更新27次阅读

通过TCL添加IO分配

如果要分配的IO比较多，也可以通过TCL来添加 IO分配。在interface界面通过Export Design和import Design来导出导入isf约束。
通...

通过TCL添加IO分配-ChipDebug

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2年前更新128次阅读

易灵思的时钟网络问题

我们以T20F256为例来做一个实验。
我们把T20F256的5个PLL全部打开，每个PLL的三路输出也全面打开。在生成约束时会报以下错。
Unr...

易灵思的时钟网络问题-ChipDebug

易灵思的时钟网络问题-ChipDebug

易灵思的时钟网络问题-ChipDebug

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易灵思的时钟网络问题-ChipDebug

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2年前更新199次阅读

Efinity编译生成文件使用指导-v1

（1）查看综合后的原语
在outflow <project>.map是网表对FPGA资源的映射。比如gbuf,dspt等原语的是怎样适配的，可以从这里...

Efinity编译生成文件使用指导-v1-ChipDebug

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2年前更新400次阅读

Efinity debuger常见问题总结-v2

(1)UUID mismatch
Efinity在Debug时会出现UUID mismatch错误。很多刚开始使用的人经常遇到。下面我们做一个总结。欢迎遇到案例时...

Efinity debuger常见问题总结-v2-ChipDebug

Efinity debuger常见问题总结-v2-ChipDebug

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Efinity debuger常见问题总结-v2-ChipDebug

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2年前更新65次阅读

易灵思Trion FPGA PS配置模式–update(6)

准备工作
PS模式首先要把Bitstream Generation中的
（1）JTAG模式选择为Passive
（2）根据PS的位宽选择相应的Programming Mode.

易灵思Trion FPGA PS配置模式--update(6)-ChipDebug

易灵思Trion FPGA PS配置模式--update(6)-ChipDebug

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7个月前更新1230次阅读

programmer下载常见问题总结-v5

（0）连接下载器之后什么也读不出来说明：一般为驱动没有安装，在device manger里面查看是否有libusbK（1）打开Programmer异常...

programmer下载常见问题总结-v5-ChipDebug

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2年前更新180次阅读

易灵思内部重配置实现远程更新 -v1

除通过外部多功能IO来选择之外，易灵思通过内部重配置实现远程更新操作也非常简单。（1）使能内部重配置接口1、在interface De...

易灵思内部重配置实现远程更新 -v1-ChipDebug

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2年前更新846次阅读

Efinity入门使用-v7

一、软件预设置
二、新建工程三、添加源文件四、添加管脚约束五、添加GPIO六、PLL设置七、IPM添加IP八、添加debug九、下载
十、...

Efinity入门使用-v7-ChipDebug

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1年前更新360次阅读

FPGA开发红外热成像仪的基本原理及应用

什么是红外热成像仪？红外热成像仪是一种利用红外辐射检测和成像的设备，可以显示物体的温度分布。它通过捕捉不同温度物体发出的...

FPGA开发红外热成像仪的基本原理及应用-ChipDebug

FPGA开发红外热成像仪的基本原理及应用-ChipDebug

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FPGA开发红外热成像仪的基本原理及应用-ChipDebug

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2年前发布15次阅读

ERAM .CWC 出错

安路 EF2 中的ERAM 例程加载CWC文件报错。新建CWC文件编译时也出错闪退。请支持下，请给个ERAM Chip_watch案例，谢谢！

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等级-LV1-ChipDebug

2年前发布73次阅读

时序约束问题

我的时序报告里面报告no clock 我这个信号是顶层的输入信号由外部驱动的呀，为什么还要时钟？

时序约束问题-ChipDebug

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XL_易灵思FPGA

等级-LV2-ChipDebug

2年前更新25次阅读

stderr “java”不是内部或外部命令

安装java8，完成后软件重启java8链接如下：https://www.java.com/en/download/manual.jsp

stderr "java"不是内部或外部命令-ChipDebug

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等级-LV3-ChipDebug

1年前更新556次阅读

Cadence Allegro 如何修改板框大小

1.PCB在画制的时候，如果没有很硬性的确定板子的大小，一般在初期都会设置的大一些，布完局在修改PCB板框的大小2.在Allegro中，...

Cadence Allegro 如何修改板框大小-ChipDebug

Cadence Allegro 如何修改板框大小-ChipDebug

Cadence Allegro 如何修改板框大小-ChipDebug

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等级-LV3-ChipDebug

1年前更新466次阅读

Allegro show elements 或者show measure 不弹窗问题

参考allegro官方论坛的回复。https://community.cadence.com/cadence_technology_forums/pcb-design/f/pcb-design/26239/allegro-does-not-show-the-measurement-dialog-box找到您的 PCBENV 文件夹并删除 allegro.geo 文件。重新打开 Allegro 并查看 GUI 是否...

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等级-LV3-ChipDebug

1年前更新399次阅读

Cadence allegro 17.4 怎样单独关闭各层的铜皮？

在使用Allegro进行布线的时候，如果各层的铺铜都打开的话，走线不容易看的清楚，尤其是对于多层板和多个走线层来说，大面积普通...

Cadence allegro 17.4 怎样单独关闭各层的铜皮？-ChipDebug

Cadence allegro 17.4 怎样单独关闭各层的铜皮？-ChipDebug

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Cadence allegro 17.4 怎样单独关闭各层的铜皮？-ChipDebug

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等级-LV3-ChipDebug

2年前发布131次阅读

OV5640 曝光率、亮度、对比度、增益调节寄存器。

// 设置曝光时间writeRegister(0x3500, 0x00); // 曝光时间高字节writeRegister(0x3501, 0x10); // 曝光时间中字节writeRegister(0x3502, 0x00); // 曝光时间低字节// 设置增益writeRegister(0x350A, 0x01); // AGC增益高字节writeRegister(0x350B, 0x00); //...

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等级-LV3-ChipDebug

1年前更新227次阅读

Cadence Allegro如何铜皮进行外扩和内缩

在Cadence Allegro软件中，对铜皮进行外扩或者内缩是非常容易实现的，设置方法如下：1、打开Setup菜单栏下的Application Mode选...

Cadence Allegro如何铜皮进行外扩和内缩-ChipDebug

Cadence Allegro如何铜皮进行外扩和内缩-ChipDebug

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2年前更新77次阅读

已解决安路TD能用iverilog+gtkwave仿真吗？流程是怎样的？

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2年前更新53次阅读

已解决入门教程test.v的代码报错了

入门教程test.v的代码报错了-ChipDebug

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2年前发布78次阅读

已解决请问如何将官方提供的HDMI网表移植到自己的工程

如题，在自己创建的工程下添加教程里提供的HDMI网表时，出现了下面的错误

请问如何将官方提供的HDMI网表移植到自己的工程-ChipDebug

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2年前发布54次阅读

请问模块例化的问题

图中1模块的输出是2模块的输入（3是顶层模块）。请问模块例化怎么写。谢谢！

请问模块例化的问题-ChipDebug

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2年前更新36次阅读

已解决裸程序运行VDMA，使linux系统挂起！

采用zynq 7020芯片，cpu0运行linux（已经限定使用cpu0),cpu1运行裸机程序（程序只是配置一下PL端vdma及hdmi输出）。问题是启动linux后通过应用程序启动cpu1,CPU1程序运行，但是执行到vdma的初始化函数后，linux系统挂起。PL端通过VDMA将摄像头数据写入DDR,并...

等级-LV1-ChipDebug

作者2

自己解决：解决方案是CPU1编译选项中添加 -DUSE_AMP=1，使CPU1不再进行初始化共享的寄存器，这样可以CPU1运行裸机程序,CPU0运行linux

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等级-LV3-ChipDebug

1年前更新44次阅读

Allegro Find 属性说明

Groups(将1个或多个元件设定为同一组群)Comps（带有元件序号的Allegro元件）Symbols（所有电路板中的Allegro元件）Functions（一组元件中的一个元件）Nets（一条导线）Pins(元件的管脚)Vias（过孔或贯穿孔）Clines（具有电气特性的线段：导线到导线；导线到过...

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2年前更新71次阅读

使用Gowin的fft IP核并仿真时报错，求助

上图为modelsim仿真时的报错
下图为tb文件代码
下图为报错信息提到的模块在fft.vo的信息

使用Gowin的fft IP核并仿真时报错，求助-ChipDebug

使用Gowin的fft IP核并仿真时报错，求助-ChipDebug

使用Gowin的fft IP核并仿真时报错，求助-ChipDebug

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等级-LV1-ChipDebug

2年前更新49次阅读

提问初学者求助FLASH无法上电自启动问题，可以有偿咨询

请教大佬们个问题，我自己做的FPGA板子，芯片用的是XC7A100TFGG484,现在遇到的问题就是，将程序固化到flash里边可以成功，但是断...

初学者求助FLASH无法上电自启动问题，可以有偿咨询-ChipDebug

初学者求助FLASH无法上电自启动问题，可以有偿咨询-ChipDebug

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2年前发布21次阅读

提问小白求助-如何确定FMC接口的电平标准？手册里只标了LVDS

请求各位大佬解答我使用的评估版是KCU 105，UserGuide中对于FMC HPC/LPC的接口电平标准只标注了LVDS，但是没有说明具体的电源电压是多少，手册里也没有找到其他相关信息请问应该怎么确定接口的高电平是多少？

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等级-LV3-ChipDebug

1年前更新552次阅读

Cadence allegro 17.4 PCB DRC检查

1、检查连接是否全部完成选择菜单 “Display—Status” 如图1-1 所示。查看图 1-1 中标记处是否为“0%”。2、检查Dangling Lines...

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