SOC FPGA论坛首页-ChipDebug-第15页

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等级-LV3-ChipDebug

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PotatoPie 2.1/3.0 教程(7)——实验6 EF2 FPGA芯片内部FLASH读写

功能概括：使用 SPI 模块对 Flash 进行读写。功能说明：设计 SPI 模块对PotatoPie 板中EF2芯片内置的 Flash 存储资源进行读...

PotatoPie 2.1/3.0 教程(7)——实验6 EF2 FPGA芯片内部FLASH读写-ChipDebug

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PotatoPie 2.1/3.0 教程(8)——实验7 EF2 FPGA ERAM 读写例程

该例程通过设计 ERAM 控制模块实现对双端口模式下的 ERAM 分别写读操作，通过抓取写读数据判断该例程的正确性，并使用 SW1 按键...

PotatoPie 2.1/3.0 教程(8)——实验7 EF2 FPGA ERAM 读写例程-ChipDebug

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8个月前更新61次阅读

PotatoPie 2.1/3.0 教程(6) —— 实验5 FPGA内部DNA码读取例程

为了更好地保护用户代码的安全，PotatoPie 板上的EF2芯片均具有唯一的 DNA 序列，可以使用该序列对用户设计进行保护。每块芯片...

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PotatoPie 2.1/3.0 教程(14) —— 实验13 FPGA与PCF8563通讯实现数字时钟

本实验主要用于演示FPGA读取RTC芯片PCF8563的时间信息。
1.实验说明
1.1引脚说明
set_pin_assignment { scl_rtc } { LOCATION = ...

PotatoPie 2.1/3.0 教程(14) —— 实验13 FPGA与PCF8563通讯实现数字时钟-ChipDebug

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PotatoPie 2.1/3.0 教程(15) —— 实验14 FPGA实现UART串口通信

1.实验说明
在上位机中通过串口调试助手向 PotatoPie 开发板中发送串口数据，开发板将接收到的数据发送给上位机，完成数据的回环...

PotatoPie 2.1/3.0 教程(15) —— 实验14 FPGA实现UART串口通信-ChipDebug

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PotatoPie 4.0 实验教程(4) —— FPGA实现PLL动态调整相位

本例程将添加按键消抖模块与设计 PLL 调相模块，通过按键 SW1 和按键 SW2 用以触发调整输出时钟相位。具体现象可以将 PLL 动态...

PotatoPie 4.0 实验教程(4) —— FPGA实现PLL动态调整相位-ChipDebug

PotatoPie 4.0 实验教程(4) —— FPGA实现PLL动态调整相位-ChipDebug

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8个月前更新230次阅读

PotatoPie 2.1/3.0 教程(13) —— 实验12 FPGA驱动ST7735 SPI LCD显示模块

1.实验说明1.1 管脚说明set_pin_assignment { clk_ref } { LOCATION = P128; IOSTANDARD = LVCMOS33; }
set_pin_assignment { cl...

PotatoPie 2.1/3.0 教程(13) —— 实验12 FPGA驱动ST7735 SPI LCD显示模块-ChipDebug

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PotatoPie 2.1/3.0 教程(12) —— 实验11 FPGA实现TM1637数码管显示模块驱动

1.实验说明
1.1管脚说明
本实验需要连接数码管模块，本实验以PotatoPie 3.0为例，PotatoPie 2.1只是绑定的管脚不一样请参考工程...

PotatoPie 2.1/3.0 教程(12) —— 实验11 FPGA实现TM1637数码管显示模块驱动-ChipDebug

PotatoPie 2.1/3.0 教程(12) —— 实验11 FPGA实现TM1637数码管显示模块驱动-ChipDebug

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PotatoPie 2.1/3.0 教程(3) —— 实验2 FPGA实现按键消抖

1.实现说明
这个实验不需要外接，直接编译下载程序就可以了。
管脚说明
set_pin_assignment { clk_ref } { LOCATION = P128; IOS...

PotatoPie 2.1/3.0 教程(3) —— 实验2 FPGA实现按键消抖-ChipDebug

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PotatoPie 2.1/3.0 教程(4) —— 实验3 FPGA通过无源蜂鸣器实现音乐播放

Demo3 主要演示FPGA+无源蜂鸣器实现音乐的播放。
1.实验说明
这个实验需要接无源蜂鸣器模块，引脚连接查看adc文件这里。LOCATION...

PotatoPie 2.1/3.0 教程(4) —— 实验3 FPGA通过无源蜂鸣器实现音乐播放-ChipDebug

PotatoPie 2.1/3.0 教程(4) —— 实验3 FPGA通过无源蜂鸣器实现音乐播放-ChipDebug

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9个月前更新231次阅读

AL-link 下载器固件更新工具V1.0 发布

为了给大家提供更好更快的安路下载器，ICMaker一直都在尽可能提升下载器的速度和稳定性，所以在不断迭代，充分考虑老用户的升级...

AL-link 下载器固件更新工具V1.0 发布-ChipDebug

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SPI总线传输的4种模式

SPI是经常用，SPI的模式却是经常忘，作个记录。载自网络。
概述
在芯片的资料上，有两个非常特殊的寄存器配置位，分别是 CPOL （...

SPI总线传输的4种模式-ChipDebug

SPI总线传输的4种模式-ChipDebug

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已解决求问quartus Ⅱ下载相关问题

请问安装quartus Ⅱ 为啥只显示这些
好像没显示全。

求问quartus Ⅱ下载相关问题-ChipDebug

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有没有遇到ZYNQ PS调试很不稳定的

如题，尤其是大工程的调试后期简直地狱。下载，调试，单步等基本操作的成功率很低，经常无法下载或者进入调试，不知是环境的问题还是下载器的问题。
芯片为ZYNQ 7Z020,Vitisv版本为2023.1,下载器为Cable。

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求助：请问有靠谱的FPGA芯片维修厂家吗

购买的黑金核心板板载的FPGA芯片坏了，请问有靠谱的维修厂家可以修理吗

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经过BUFGMUX的时钟该如何约束

时序场景如下图所示，clk0和clk1两个时钟输入，经过BUFGMUX后，输出到后面的逻辑，但同时clk0和clk1还分别驱动了其他逻辑。
此时...

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FPGA常见问题

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提问向各位大佬请教关于FPGA 做图像处理出现输出图像错乱的问题

HDMI 想请教大佬们，我最近做一个工程，需要对摄像头采集进来的数据进行处理后缓存到ddr3中，数据处理完后会一次性输出一帧数据（800*...

向各位大佬请教关于FPGA 做图像处理出现输出图像错乱的问题-ChipDebug

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比NTP还牛逼的时间同步协议：1588v2，亚微秒级！

在当今快速发展的数字化世界中，时间同步已成为确保网络系统高效运行的关键技术。1588v2协议，全称为IEEE 1588-2008标准，是实现...

比NTP还牛逼的时间同步协议：1588v2，亚微秒级！-ChipDebug

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比NTP还牛逼的时间同步协议：1588v2，亚微秒级！-ChipDebug

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VS Code+Verilog实现快乐编程

0.前言
进入大二下学期，电脑软件喜加一。无论是四节连上、教室未知的课程安排，还是微信群里一遍又一遍的@所有人，都暗示着我们...

VS Code+Verilog实现快乐编程-ChipDebug

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Vivado 约束 – 为什么以及何时需要 set_multicycle_path 来约束输入和输出路径？

Vivado 约束 - 为什么以及何时需要 set_multicycle_path 来约束输入和输出路径？
当默认的最差要求基于源时钟和目标时钟之间的波...

Vivado 约束 - 为什么以及何时需要 set_multicycle_path 来约束输入和输出路径？-ChipDebug

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已解决安路EF2L15开发板时钟问题

版主你好，我购买了安路EF2L15核心开发板，原理图发现只有一个时钟CLK_5M，但这个时钟不能作为锁相环输入，这个的确只有5MHZ吗？

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提问FIFO读写问题

大佬们，求助个问题：连续的数据流存到异步FIFO中，读写时钟的频率相同，但是不同源，所以会有相位差积累，会不会随着时间推移出现读空或写满的情况？如何才能避免这个问题呢？

FPGA常见问题

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分享个基于安路EG4 FPGA的HDMI氛围灯资源

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分享个逻辑分析仪前端电路

分享个逻辑分析仪前端电路-ChipDebug

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已解决两个ADC怎么同时使用？硬件怎么配置呢？

有买了板子的朋友问到EF2如何同时使用两个ADC，客服确实不清楚，我这里给大家作一下解答。
首先参见这个帖子https://chipdebug.c...

两个ADC怎么同时使用？硬件怎么配置呢？-ChipDebug

两个ADC怎么同时使用？硬件怎么配置呢？-ChipDebug

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莱迪思不断快速扩展产品组合，开启下一个创新时代

全新推出莱迪思Avant-G和Avant-X中端FPGA、专用解决方案集合和软件更新
在今天的莱迪思开发者大会上，莱迪思半导体宣布继续扩展其产品线，推出了多款全新硬件和软件解决方案更新。莱迪思推出了两款基于屡获殊荣的莱迪思Avant™中端平台打造的全新创新中端FPGA...

Lattice-莱迪斯

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提问使用ChipWatcher抓到的波形与代码逻辑不符，有跳变。

在使用安路FPGA时，使用Chipwatcher进行抓波形的时候，其波形与代码逻辑不符，如图，其中代码逻辑为shift_r={shift_r[9:0], shif...

使用ChipWatcher抓到的波形与代码逻辑不符，有跳变。-ChipDebug

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提问Vivado的RS Decoder IP核问题

使用Vivado的RS译码IP进行译码时，校验数据出现了数据的前面16位，然后数据后移了16位，请问解决方案！输入数据全是8‘d49，编码...

Vivado的RS Decoder IP核问题-ChipDebug

Vivado的RS Decoder IP核问题-ChipDebug

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已解决为什么使用TD下的FIFOIP核写数据写时钟写请求仿真对但是empty的标志信号一直为高，full一直为低

有个坛友在别的帖子的回复里问问题，我也不知道为啥就是不能再开一帖，莫非是网站的UI设计不合理，导致大家很难找到发帖按钮...

为什么使用TD下的FIFOIP核写数据写时钟写请求仿真对但是empty的标志信号一直为高，full一直为低-ChipDebug

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为什么使用TD下的FIFOIP核写数据写时钟写请求仿真对但是empty的标志信号一直为高，full一直为低-ChipDebug

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了解并缓解 Xilinx 7 系列器件中的系统级 ESD 和 EOS 事件

By: James Karp, Michael Hart, and Tc Chai
半导体行业的规模化趋势（称为“摩尔定律”）会导致集成电路组件级静电放电 (ESD) ...

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