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Aleeex
2年前发布
10次阅读
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CycloneVsoc 的 SPL 从 emmc boot 失败的问题
诸位好我用的是MCV的SoM,上面有一个eMMc,我想通过eMMc boot我的裸机程序,不要linux我做了如下的步骤:1.编写Baremetal.bin,然后通过mkimage增加头部信息,-a 和 -e都是 0x010000402.通过BSP tcl编译Qsys 的sof,然后通过UBOOT生成SPL,已经打开emmc boot。3...
Altera-Intel
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Tracy
2年前更新
172次阅读
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已解决
Anlogic TD 打开工程文件后 部分代码乱码 Enc
Encoding UTF-8 & GBK格式都试过了是一样的乱码效果,如下图,麻烦大佬帮看下是不是哪里设置出问题了
Tracy
作者
0
应该不是系统字体问题,好像是字体的默认缩放问题 我点击Edit->Advanced->Increase Font Size后,字体不再乱码了,然后再使用ctrl+滚轮缩放字体也不会乱码了 感谢ICMaker提供的参考思路!
Anlogic-安路
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XL_易灵思FPGA
2年前更新
396次阅读
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Efinity FIFO IP仿真问题 -v1
Efinity目前不支持联合仿真,只能通过调用源文件仿真。
我们生成一个fifo IP命名为fifo_sim
在Deliverables中保留Testbench的选...
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易灵思(Elitestek)
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tlxtlxtlx
2年前发布
94次阅读
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gowin如何修改ip核
高云gowin是不是只支持配置ip核不支持修改ip核
Gowin-高云
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XL_易灵思FPGA
2年前发布
16次阅读
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由于找不到 libgomp-1.dll,无法继续执行代码。重新安装程序可能会解决此问题
软件打开时会提示这个错误,可能是电脑有杀毒软件,需要关闭杀毒软件重新安装软件
易灵思(Elitestek)
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ICMaker
2年前更新
98次阅读
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fft-c,一个强大的c库
在信号处理、图像处理和科学计算等领域,傅里叶变换是一种至关重要的工具。fft-c 是一个将来自 netlib 的 fftpack 中的高性能傅里叶变换进行封装,以用户友好格式呈现的库,遵循 MIT 许可协议。fft-c 的主要优势在于其高性能和易用性。它继承了 netlib 的 fft...
Anlogic-安路
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XL_易灵思FPGA
2年前更新
155次阅读
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钛金系列软核MIPI的硬件设计规则
初识易灵思可能有些点要注意。这里我们说明下钛金系列MIPI的设计规则 。钛金系列FPGA支持CSI RX/TX和DSI TX(RX暂时没提供IP),速...
易灵思(Elitestek)
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XL_易灵思FPGA
2年前更新
572次阅读
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易灵思MIPI CSI 自环调试步骤
最近在帮助客户分析MIPI的问题,所以有此总结。第一次使用MIPI的人可能不知道怎么在易灵思平台上下手,今天我们来分享下MIPI的调...
+16
易灵思(Elitestek)
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XL_易灵思FPGA
2年前更新
197次阅读
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MIPI2.5G DPHY TX demo移植 -v2
最近陆续有客户在评估易灵思的Ti180。Ti180的MIPI 2.5G是硬核。今天做一个简单的移植来试验下MIPI DSI 驱屏。
=================...
+7
易灵思(Elitestek)
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XL_易灵思FPGA
2年前更新
56次阅读
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flash操作原理
+14
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XL_易灵思FPGA
2年前更新
229次阅读
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易灵思RAM使用–Update5
易灵思RAM在使用时可以会遇到一些问题,这里把常用的问题总结下。
1、ram初始化文件路径是工程路径
在对ram进行初始化时需要指定...
+7
易灵思(Elitestek)
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XL_易灵思FPGA
2年前更新
80次阅读
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Trion DSP 原语使用问题 – 1
在使用Trion乘法器可能会遇到以下问题:
(1)[EFX-0652 ERROR] 'EFX_MULT' instance 'mult' port 'CEA' is not permanently dis...
易灵思(Elitestek)
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XL_易灵思FPGA
2年前更新
64次阅读
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I2C笔记
SCL:上升沿将数据输入到每个EEPROM器件中;下降沿驱动EEPROM器件输出数据。(边沿触发)
SDA:双向数据线,为OD门,与其它任意数量的OD与OC门成"线与"关系。
一、协议
1.空闲状态 I2C总线总线的SDA和SCL两条信号线同时处于高电平时,规定为总线的空闲状态。...
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XL_易灵思FPGA
2年前更新
146次阅读
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LVDS用法
这里以钛金的LVDS为例。
LVDS RX 时钟选择
LVDS时钟的接收要连接名字为GPIOx_P_y_PLLINz名字的差分对,这样的管脚直接驱动PLL,...
+11
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XL_易灵思FPGA
2年前更新
320次阅读
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1.5G MIPI dsi TX移植注意事项及demo – update8
硬件平台
软件平台:
使用注意事项
MIPI Dsi的使用相比于CSI多了一些寄存器控制,生成的example直接仿真是可以的,但是修改了参...
+7
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XL_易灵思FPGA
2年前更新
92次阅读
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LVDS的GCLK接收方案-v1
在易灵思的器件上接收LVDS一般采用PLL接收,通过PLL产生两个时钟,一个是fast_clk,一个是slow_clk,分别用于处理串行数据和并行...
+4
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XL_易灵思FPGA
2年前更新
617次阅读
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Hyperram使用指导-v1
出于功耗的考虑,易灵思在存储方面提供了对hyperram的支持。在hyperram中使用中有些需要注意的,我们在这里稍做总结 。
(1)IP...
+6
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XL_易灵思FPGA
2年前更新
40次阅读
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怎样查看input/output delay是否生效
通过get_port命令查看接口。
get_ports *
以LVDS的输入输出为例
怎样去查看output delay set_output_delay -clock hdmi_rx_sl...
+5
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XL_易灵思FPGA
2年前更新
242次阅读
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Efinity优化策略
易灵思已经有专门的ppt把优化策略讲解完了。这里只是把操作再重新演示下,方便查阅用。
目前已经支持的优化选项如下图。其中为TI...
+3
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XL_易灵思FPGA
2年前更新
408次阅读
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时序约束实操
易灵思提供了相关时序约束的PPT,内容非常全面,但是我们还是发现很多客户在使用Efinity时,时序约束存在很多问题。
添加约束
添...
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XL_易灵思FPGA
2年前更新
44次阅读
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常用时序约束使用说明-v1
为了节省每层导入网表的时间,在设置中我们通常不会勾选Aoto Load place and route Data 前面的勾选框。这样每次编译完成之后Sho...
+13
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XL_易灵思FPGA
2年前更新
187次阅读
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逻辑布线锁定
在激光雷达中,使用FPGA实现TDC时需要手动约束进位链的位置。这里简单记录下。
Efinity从2022.1开始支持逻辑锁定,从2022.2开始...
+10
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XL_易灵思FPGA
2年前更新
161次阅读
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常用时序约束使用说明-v1
为了节省每层导入网表的时间,在设置中我们通常不会勾选Aoto Load place and route Data 前面的勾选框。这样每次编译完成之后Sho...
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XL_易灵思FPGA
2年前更新
143次阅读
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逻辑布线锁定
在激光雷达中,使用FPGA实现TDC时需要手动约束进位链的位置。这里简单记录下。
Efinity从2022.1开始支持逻辑锁定,从2022.2开始...
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XL_易灵思FPGA
2年前更新
35次阅读
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如何去掉sapphire soc默认的SPI0和UART0选项
软件支持版本:目前验证了2021.2和2022.1,之前的版本应该也可以支持,需要自己验证。
打开sapphire soc,UART0和SPI0默认是勾选...
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XL_易灵思FPGA
2年前更新
120次阅读
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RISCV soft JTAG调试_v1.1
因为目前软件的限制,RISCV的逻辑不能同时共用JTAG,所以如果想要同时去调试逻辑和RISCV的话,可以通过RISCV的soft Jtag来实现。...
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XL_易灵思FPGA
2年前更新
33次阅读
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RISCV的中断处理
中断操作三个步骤:
1、中断初始化
void intr_init(){
//configure PLIC
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XL_易灵思FPGA
2年前更新
167次阅读
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易灵思SOC onchip RAM初始化
最新有客户在询问soc的片上RAM启动方案。于是有了本篇文章。如果soc不 使用外部存储而是使用片上RAM的话,文档上似乎...
+5
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XL_易灵思FPGA
2年前更新
42次阅读
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SOC GPIO操作
sapphire Soc提供了两个GPIO组每组有4个GPIO,定义为GPIO[3:0],其中只有GPIO[1:0]可以支持中断。
中断
在程序中打开了GPIO0的中...
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XL_易灵思FPGA
2年前更新
885次阅读
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Efinity RISC-V IDE入门使用-4
一、Efinity工程
io_memoryClk是与存储器接口共用的时钟,需要连接正确。
UART
由于钛金系列是有片上晶振的,所以有些客户可能会...
+21
易灵思(Elitestek)
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