首页
交流分享
积分规则
创作分成
隐私政策
免责声明
电子工程师在线工具
New
发布
开通会员
黄金会员
全站资源约8折购买
部分内容免费阅读
VIP用户专属版块
开通黄金会员
钻石会员
全站资源约6折购买
部分内容免费阅读
VIP用户专属版块
一对一技术指导
开通钻石会员
简体中文
繁体中文
English
한국어
日本語
Français
Italiano
Deutsch
Русский
开通会员 尊享会员权益
登录
注册
找回密码
简体中文
繁体中文
English
한국어
日本語
Français
Italiano
Deutsch
Русский
首页
交流分享
积分规则
创作分成
隐私政策
免责声明
电子工程师在线工具
New
开通会员 尊享会员权益
登录
注册
找回密码
关注
综合
板块
热门
精华
问答
投票
最新回复
最高评分
Zack
4年前更新
43次阅读
关注
备忘录–基于FPGA的CRC校验
基于FPGA的CRC校验实现 一、CRC概述 二、实现原理 三、代码实现 四、备忘录
一、CRC概述 已经有大量的文章中解释了CRC的原理实现...
易灵思(Elitestek)
评分
回复
分享
Yujiaao
4年前更新
43次阅读
关注
FPGA的深度学习硬件架构平台的研究现状分析
FPGA深度学习的方向概述
传统的CNN（Tensorflow、caffe）是在GPU、CPU上面进行的，但因为其功耗高、散热不好、价格昂...
FPGA新闻资讯
评分
回复
分享
chipdebug
4年前更新
43次阅读
关注
PCIe扫盲——TLP Header详解（二）
PCIe
下面用几个具体的例子来讲解TLP Header的格式与作用。因为内容较多，所以分为多篇文章分别进行介绍。第一篇（即本文）介绍IO Req...
+8
FPGA CPLD资料源码分享
评分
回复
分享
Charlie_Jade
4年前更新
43次阅读
关注
全球芯片销售三年首降！韩企遇困，日企逆涨
芯片库存居高不下，产量进一步下滑。芯东西11月1日消息，据彭博社报道，全球芯片销售自2020年初以来首次收缩，这对高度适应半导...
+5
FPGA新闻资讯
评分
回复
分享
mscststs
4年前更新
43次阅读
关注
美国掀晶圆厂扩产潮！三年内8吋产能暴增，新建41座晶圆厂
导语：最新消息，中国台湾省相关研究机构统计显示，2022~2025年全球掀起晶圆厂扩厂潮，或将新增41个晶圆厂。其中，台积电、三星...
FPGA新闻资讯
评分
回复
分享
BertramChen
4年前更新
43次阅读
关注
FPGA设计的8大重要知识点，你都get了吗？
1. 面积与速度的平衡与互换这里的面积指一个设计消耗FPGA/CPLD的逻辑资源的数量，对于FPGA可以用消耗的FF（触发器）和LUT（查...
+1
FPGA常见问题
评分
回复
分享
Yujiaao
4年前更新
43次阅读
关注
Vivado中jobs和threads的区别？选择多个jobs能加快实现速度么？
在用Vivado对工程编译时，会弹出下面的对话框：备注：虽然FPGA不能叫编译，但很多工程师为了方便起见，将综合+实现+生成bit...
+3
Xilinx-AMD
评分
回复
分享
yang9527
4年前更新
43次阅读
关注
芯片行业之浅谈FPGA芯片
核心观点 FPGA是数字芯片的一类分支，与CPU、GPU等功能固定芯片不同的是，FPGA制造完成后可根据用户需要，赋予其特...
FPGA新闻资讯
评分
回复
分享
一只小菜鸡
3年前发布
43次阅读
关注
lattice radiant certus-pro NX 系列SDI IP core
certus-pro NX 系列，所使用的为PNX100 ，主要实现的功能是将SDI 解析后转换位标准的BT1120外同步时序，送到cross-link系列NX17内部，NX17使用D-PHY ip core将SDI数据发送给高通。
但是出现一个很奇怪的现象，程序没有烧到外部flash时，工作正常，固化到外部f...
Lattice-莱迪斯
评分
回复
分享
教书先生
3年前发布
43次阅读
关注
ef2_micro.v的作用是什么？
请问在代码中的 ef2_micro.v文件的作用是什么？该文件中定义了很多模块，但是每个模块却只定义了基本端口和参数，没有具体的例化或者实现，那么这个文件到底是干什么的呢？另外，在通过IP核构建自己的模块时，也会自动引入这个文件到项目中，似乎这个文件里保...
Anlogic-安路
评分
1
分享
Andy
3年前更新
43次阅读
关注
中科亿海微ROM使用
标题 ROM（Read-Only Memory，只读存储器）是一种在FPGA（Field-Programmable Gate Array，现场可编程门阵列）中常用...
+2
中科亿海微(ehiway)
评分
回复
分享
popomao
3年前发布
43次阅读
关注
ADPCM 压缩解压 原理、c代码、verilog代码和quartus工程
该帖子部分内容已隐藏
付费阅读
已售 1
10
积分
黄金会员
9
钻石会员
8
登录购买
此内容为付费阅读，请付费后查看
FPGA CPLD资料源码分享
评分
回复
分享
lomv
2年前发布
43次阅读
关注
提问
LFE5U-85F-7BG381I LVDS输出信号幅度
lvds pin分配在bank 2; 目前实测遇到的问题：输出(wire)27MHz时钟到lvds pin （P/N）, 外接显示屏， 示波器测试的信号峰峰值 < 50mV; 远远小于 LVDS最低100mV要求IOBUF PORT "TCLK_out" IO_TYPE=LVDS ;IOBUF PORT "TA_out" IO_TYPE=LVDS ;IOBUF PORT "T...
Lattice-莱迪斯
评分
1
分享
XL_易灵思FPGA
2年前发布
43次阅读
关注
[EFX-0377 ERROR] Clock port ‘CLK’ of instance ‘edb_top_inst/la0/la_resetn_p1~FF’ is constant. (xxx/Efinity/work_dbg/debug_top.v:4076)
虽然在module上给了时钟，但是在top上并没有定义，时钟不存在。如我在使用中没有定义input clk_25m另外添加debug的时钟也要看...
易灵思(Elitestek)
评分
回复
分享
ICMaker
2年前更新
43次阅读
关注
安装TD4 缺少msvcr100.dll
如果出现这种问题，是缺少VC运行时库，具体原因参见微软官方解释，https://answers.microsoft.com/en-us/windows/forum/all/how-...
Anlogic-安路
评分
回复
分享
陈士双
2年前发布
43次阅读
关注
提问
Diamond 加入Reveal文件后，编译综合报错。。。
使用 Lattice 的 Diamond 的时候，加入Reveal文件后，编译综合报错，请问各位前辈这是什么原因呢？
Lattice-莱迪斯
评分
回复
分享
XL_易灵思FPGA
2年前更新
43次阅读
关注
怎样查看input/output delay是否生效
通过get_port命令查看接口。
get_ports *
以LVDS的输入输出为例
怎样去查看output delay set_output_delay -clock hdmi_rx_sl...
+5
易灵思(Elitestek)
评分
回复
分享
ara----
2年前发布
43次阅读
关注
已解决
实例33图像叠加例化后报错
实例33图像叠加例化后报错，工程中找不到emb32，但是将图2图像叠加功能输出部分注释后报错消失，请问这是什么原因报错，怎么解决...
Anlogic-安路
评分
1
分享
Ordinary
1年前发布
43次阅读
关注
Cadence allegro 设计一个做封装的模板
设计封装我们用PCB Editor或Package Designer都行(1)点击File--new--package symbol,给个名字，例如：tem；(2)接下来设置参数（...
PCB设计
评分
回复
分享
Cryingcat
1年前发布
43次阅读
关注
在 LiteX 中使用 UART over JTAG
背景在给 Alinx AX7021 适配 LiteX 的时候，遇到一个问题：PL 上没有连接串口，只有 PS 连接了串口，如果用 RISC-V 软核的话，就会面临无串口可用的情况，除非在扩展 IO 上自己定义一个串口。因此研究了一下 LiteX 自带的 UART over JTAG 功能，在 Alinx AX70...
LiteX
评分
回复
分享
bengbeng
1年前发布
43次阅读
关注
已解决
modelsim调用安路仿真，报错这个
modelsim调用安路仿真，报错这个
Anlogic-安路
评分
1
分享
chipdebug
11个月前更新
43次阅读
关注
nfr52811墨水屏局刷学习
一、epaper_drive.c#include "nrf_drv_spi.h"
#include "nrf_gpio.h"
#include "nrf_delay.h"
#include "app_error.h"
ELink墨水屏电子纸
评分
回复
分享
yzllee
4年前更新
42次阅读
关注
FPGA实现简单乘法的一种方法
FPGA的乘法操作一般是由dsp硬核实现的，比如我们之前文章中曾将仔细讲解的xilinx k7系列的DSP48E1，Ultrascale+的dsp48E2。每个...
FPGA常见问题
评分
回复
分享
yang9527
4年前更新
42次阅读
关注
安路科技携硬核FPGA产品矩阵精彩亮相IC China 2022
ICChina11月17-19日，第二十届中国国际半导体博览会（ICChina2022）在合肥滨湖国际会展中心顺利召开，安路科技携旗下硬核产品...
+7
FPGA新闻资讯
评分
回复
分享
fpgaFans, fpgaFans
4年前更新
42次阅读
关注
莱迪思推出全新Avant FPGA平台，进一步增强在低功耗FPGA领域的领先地位
—提供行业领先的低功耗、小尺寸和高性能—
—拓展其产品组合，使目标市场规模翻倍—
低功耗可编程器件的领先供应商莱迪思半导体...
+2
Lattice-莱迪斯
评分
回复
分享
Andy
3年前更新
42次阅读
关注
中科亿海微RAM使用
引言 FPGA（Field Programmable Gate Array，现场可编程门阵列）是一种可编程逻辑设备，能够根据特定应用的需求进行...
中科亿海微(ehiway)
评分
回复
分享
Harman
3年前更新
42次阅读
关注
AIE(2)—理解AIE编程中的graph
在上一篇文章中我们介绍了AIE应用工程的基本结构以及AIE graph是如何将graph和仿真平台连接起来的。这里我们将重点介绍AIE graph...
Xilinx-AMD
评分
回复
分享
moriland
3年前发布
42次阅读
关注
demo14_test_uart这个例程回读错误
发送18，收到08，有这个例程的说明吗？多谢！
Anlogic-安路
评分
2
分享
bless_l
3年前更新
42次阅读
关注
莱迪思不断快速扩展产品组合，开启下一个创新时代
全新推出莱迪思Avant-G和Avant-X中端FPGA、专用解决方案集合和软件更新
在今天的莱迪思开发者大会上，莱迪思半导体宣布继续扩展其产品线，推出了多款全新硬件和软件解决方案更新。莱迪思推出了两款基于屡获殊荣的莱迪思Avant™中端平台打造的全新创新中端FPGA...
Lattice-莱迪斯
评分
回复
分享
rainbow
2年前发布
42次阅读
关注
字符串变量赋值
你好群主 我想给字符串变量ask赋值 String ask="hello";为啥不行呢？感谢
Anlogic-安路
评分
3
分享
上一页
1
…
150
151
152
153
154
…
1068
下一页
跳转
HI！请登录
登录
注册
标签云
赛灵思
莱迪思
英特尔/阿尔特拉
激光雷达
安路TD教程
Zynq-7000
xilinx
SoCs
Simulation
SDRAM
Routing
Quartus_Prime_Standard
Quartus_Prime_Pro
Quartus_Prime
Quartus_II
QUARTUS
Programming
PCIe
PCI
OpenCL
最新的帖子
在手机上浏览此页面
登录
没有账号？立即注册
邮箱
验证码
发送验证码
记住登录
账号密码登录
登录
用户名/手机号/邮箱
登录密码
记住登录
找回密码
|
免密登录
登录
注册
已有账号，立即登录
本站需使用邀请码注册
部分邀请码还可获取丰厚奖励
获取邀请码请与客服联系
请填写邀请码
继续
设置用户名
手机号或邮箱
验证码
发送验证码
设置密码
重复密码
注册
注册即表示同意
用户协议
、
隐私声明
欢迎光临！
ChipDebug入站需知
如发现帐号发垃圾帖或垃圾评论的一律封号！
ChipDebug是一个芯片开发调试分享网站
欢迎您的到来！如果您没有帐户请先点击下方按钮进行
注册
登录
注册
找回密码
积分规则
![[EFX-0377 ERROR] Clock port 'CLK' of instance 'edb_top_inst/la0/la_resetn_p1~FF' is constant. (xxx/Efinity/work_dbg/debug_top.v:4076)-ChipDebug](https://chipdebug.com/wp-content/uploads/2024/06/20240609145704758-clipboard-1024x715.png)
