SOC FPGA论坛首页-ChipDebug-第163页

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等级-LV1-ChipDebug

7年前发布27次阅读

XST – “错误：Xst：1538 – file.vhd行xxx：组件'xxx'有两个在库中编译的实体，”

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等级-LV1-ChipDebug

7年前发布27次阅读

有关并行闪存到有源并行（AP）接口上的Cyclone III连接的指南是什么？

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等级-LV2-ChipDebug

7年前发布27次阅读

Zynq-7000 APSoC，GEM – 如何在7Z010器件中通过MIO使用RGMII？

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等级-LV2-ChipDebug

6年前发布27次阅读

桥接器是否可以独立于具有不同分辨率的两个摄像头使用，还是有一些限制，为CSI-2提供输出？

具有不同的时钟速度并不能保证它能正常工作。时钟速度随分辨率而变化，这可能会在IP中实现时产生问题。我们的2对1合并IP要求2个输入具有相同的分辨率和时钟频率。我们有一个虚拟通道参考设计，可以支持不同的分辨率输入，但它不会合并两个输入图像。

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等级-LV1-ChipDebug

7年前发布27次阅读

警告（169177）：引脚必须符合英特尔FPGA对3.3,3.0和2.5V接口的要求。有关更多信息，请参考AN 447：MAX 10器件与3.3 / 3.0 / 2.5 V LVTTL / LVCMOS I / O系统的接口

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等级-LV1-ChipDebug

7年前发布27次阅读

在Modelsim中仿真PCIExpress®硬核IP时，为什么会出现以下错误消息？

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等级-LV2-ChipDebug

7年前发布27次阅读

ViVADO约束-临界警告：[普通17-55 ] ‘StIsField’期望至少一个对象

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等级-LV1-ChipDebug

7年前发布27次阅读

当通过执行“run”命令在ModelSim®软件中仿真我的Nios™嵌入式处理器2.0版VHDL设计时，为什么会出现“超出范围”错误？（Nios 2.0，SOPC Builder 2.5）

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等级-LV1-ChipDebug

7年前发布27次阅读

警告：无法实现请求的中带宽类型;当前PLL需要两者之间的带宽值 Mhz和 Mhz – 实现带宽 MHz到兆赫

如果在您手动设置PLL带宽（低，中或高）ALTPLL宏功能时PLL设置无法达到所需带宽，Quartus®II软件将发出此警告消息。但是，如果PLL带宽选项设置为“自动”，则不会显示此警告消息。这是因为只有在选择了特定的非AUTO设置时才会触发合法性检查。

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等级-LV1-ChipDebug

7年前发布27次阅读

对于DDR2或DDR3内存控制器，我应该在VREF1和VREF2之间使用哪个VREF焊盘？

所有DDR1，DDR2和DDR3内存控制器应用只能使用VREF1。这是因为仅VREF1焊盘包括用于检测来自存储器设备的DQS信号上的前导级的专用电路。。重要的是要知道不能将VREF1连接到VREF2。。这是因为当VREF2焊盘的上拉电阻打开时，检测器电路特性会受到连接的VREF2焊盘...

Lattice-莱迪斯

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等级-LV2-ChipDebug

7年前发布27次阅读

2014.4 Vivado IP流 – 使用Tcl命令生成IP会以错误的语言创建'_funcsim.vhdl / .v'文件

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等级-LV3-ChipDebug

3个月前更新27次阅读

fft-c，一个强大的c库

在信号处理、图像处理和科学计算等领域，傅里叶变换是一种至关重要的工具。fft-c 是一个将来自 netlib 的 fftpack 中的高性能傅里叶变换进行封装，以用户友好格式呈现的库，遵循 MIT 许可协议。fft-c 的主要优势在于其高性能和易用性。它继承了 netlib 的 fft...

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等级-LV1-ChipDebug

7年前发布27次阅读

拥挤设计的最佳放置方式是什么？

随着设计变得更加复杂（或包含多个IP），设计的布局和布线成为FPGA的挑战。以下是处理拥挤设计时的一些指导原则。
始终使用最新的软件进行合成，绘图，布局布线。合成供应商和FPGA公司都在不断微调工具，使其更加用户友好和高效。
在综合期间，打开资源共享并...

Lattice-莱迪斯

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等级-LV1-ChipDebug

7年前发布27次阅读

SPI闪存的配置文件（如ECP3比特流）是否保持固定大小，而不管FPGA设计的大小如何？

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Lattice-莱迪斯

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等级-LV1-ChipDebug

7年前发布27次阅读

Virtex-7 FPGA VC707评估套件 – 已知问题和发行说明主答复记录

描述此答复记录列出了Virtex-7 FPGA VC707评估套件的所有已知问题。解要识别VC707上的硅，请参阅（Xilinx答复37579）。要开始调试VC707上可疑的硬件问题，请参阅（Xilinx答复51233） Virtex-7 FPGA VC707评估套件 - 电路板调试清单。要查看与VC707相关的...

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等级-LV1-ChipDebug

7年前发布27次阅读

8.2i MAP – 与Synplify Pro网表中不正确使用LUTNM属性相关的问题

问题描述 Xilinx LUTNM属性旨在为用户提供对Virtex-5器件中相同LUT对中LUT5和LUT6符号封装的控制。将这些约束应用于非Virtex-5架构中的LUT符号或LUT5和LUT6之外的LUT符号无效。在Synplify Pro版本8.6.2U网表中发现了几个案例，其中这些约束使用不当导致以下...

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等级-LV2-ChipDebug

2年前更新27次阅读

AXI4协议逻辑规范以及BUG处理

1AXI 握手协议规范以及BUG处理简介列举AXI应该遵循的逻辑规范以及一些逻辑BUG，即使是赛林丝官方的代码也要注意。规则AXI所需要...

AXI4协议逻辑规范以及BUG处理-ChipDebug

FPGA常见问题

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7年前发布27次阅读

6.1i核心生成器IP更新＃1（G_ip1） – 系统逻辑IP的已知问题

问题描述解决/修复方法（Xilinx答复18708）。（Xilinx答案18620）。（Xilinx答案18621）。

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等级-LV1-ChipDebug

7年前发布27次阅读

ISE 12.1 – 如何从一个版本升级到另一个版本？

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7年前发布27次阅读

警告消息表示对Cyclone IV GX器件的RapidIO IP核初步支持

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等级-LV1-ChipDebug

7年前发布27次阅读

当我调用nr_jumptoreset例程时，为什么我的软件不能在Nios®嵌入式处理器上重新启动？（Nios，nr_jumptoreset）

所述nr_jumptoreset程序使处理器跳转到通常设置为引导监视的在Altera®参考设计的基地址复位地址。启动监视器将检查程序在运行时是否存储在闪存中。如果闪存中没有找到程序，则启动监视器进入终端模式，不会重新启动软件。要使用nr_jumptoreset例程重新启动...

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7年前发布27次阅读

重新初始化后，为什么JESD204B IP会标记错误的Lane Deskew错误？

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等级-LV1-ChipDebug

7年前发布27次阅读

为什么在我的SOPC Builder设计中忽略了tl_cfg *的PCIe硬IP SDC约束？

信号tl_cfg *的PCIExpress®HardIP约束在SOPC Builder设计中加入，因为在此模式下不使用altpcierd_tl_cfg_sample模块。因此，在pcie_compiler_0.sdc中，将忽略下面注释后面的SDC约束：＃以下多周期路径约束仅在逻辑用于对tl_cfg_ctl和tl_cfg_sts信号进行采...

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7年前发布27次阅读

Quartus II软件v13.0 SP1无法识别13.0中的某些IP内核更改

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8个月前发布27次阅读

请大佬帮忙看看这个可能是什么原因导致的

请大佬帮忙看看这个可能是什么原因导致的-ChipDebug

请大佬帮忙看看这个可能是什么原因导致的-ChipDebug

请大佬帮忙看看这个可能是什么原因导致的-ChipDebug

请大佬帮忙看看这个可能是什么原因导致的-ChipDebug

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等级-LV2-ChipDebug

7年前发布27次阅读

PetaLinux 2014.2 – 我可以控制用户应用程序，库或模块的编译顺序吗？

描述我想在我的Linux系统中控制用户创建内容的编译顺序。这可能吗？解是的，这是可能的。编译顺序由KConfig文件的数字后缀控制： <petalinux_project> /组件/ <类型> / <COMPONENT_NAME> /的Kconfig。 ñ n是一个整数，其中1是最高优先...

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等级-LV1-ChipDebug

7年前发布27次阅读

可以改变压摆率节省功率吗？

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Lattice-莱迪斯

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等级-LV1-ChipDebug

7年前发布27次阅读

Spartan-6 FPGA Block RAM – 9K Block RAM上的INIT_FILE属性未正确初始化

问题描述除非设置为默认值，否则使用INIT_FILE属性初始化9K Block RAM（RAMB8BWER原语）将无法正常工作。解决/修复方法问题描述：在任何模式下使用RAMB8BWER时，INIT_FILE属性都无法正确初始化Block RAM。当使用INIT_FILE属性将值设置为除默认值零之外的...

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等级-LV1-ChipDebug

7年前发布27次阅读

Altera基于ARM的Excalibur器件中的ARM 922T内核是否完全静态？

是的，Altera基于ARM的Excalibur器件中的ARM 922T内核是完全静态的。因此，您可以无限期地停止在内核中运行的时钟，而不会丢失处理器的状态。但是，如果您要使用基于ARM的Excalibur PLL驱动ARM条带，请注意PLL具有AN115中规定的所需锁定时间。有关ARM 922T...

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等级-LV1-ChipDebug

7年前发布27次阅读

Stratix IV和Arria II GX工程样品（ES）器件编程文件是否与生产器件兼容？

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