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1年前发布28次阅读

视频显示求助

请问在边框出出现这种没有像素信息的间隙具体是什么原因呢，上下左右边框都出现过，我猜测可能是行场同步信号的问题，但是不清楚...

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1年前发布51次阅读

xpm fifo的empty一直为1怎么解决

使用了xpm的同步fifo，almost_empty已经在写入后由1变为0，但empty没有，直接用ip核也可以正常，是哪里出错了仿真和代码：module...

xpm fifo的empty一直为1怎么解决-ChipDebug

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1年前发布54次阅读

提问这篇代码仿真32行报错，错误点在哪，给这篇代码加按键和数码管怎么加

module counter(DIN,CLK,CLR,ENABLE,UPCNTCTRL,DOWNCNTCTRL,COUT,R,P);input CLK,CLR,ENABLE,UPCNTCTRL,DOWNCNTCTRL;input [7:0]DIN;output [7:0]COUT;output R,P;reg [7:0]COUT;reg R,P;always @(posedge CLK or CLR or ENABLE)begin if(CLR)begin COUT=0;P=...

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超级版主2

后面注意代码格式化输出才方便别人看，向别人提问时自己都不愿意花时间整理一下问题，别人又怎么会愿意花时间回答你的问题？

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1年前更新146次阅读

FPGA学习笔记（混杂）

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1年前发布55次阅读

RS232（RS485）串口的接收

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1年前更新314次阅读

时钟资源（2）：UltraScale/UltraScale+ FPGA

UltraScale是基于20nm工艺制程的FPGA，而UltraScale+则是基于16nm工艺制程的FPGA。尽管两者工艺制程不同，但内部结构是一致的。...

时钟资源（2）：UltraScale/UltraScale+ FPGA-ChipDebug

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2个月前更新194次阅读

Synopsys VIP 分享

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1年前更新49次阅读

Vivado 用户指南：逻辑仿真

仿真是在软件环境内对真实的设计行为进行仿真的进程。仿真有助于通过注入激励并观察设计输出来验证设计的功能。本章提供了仿真进...

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1年前更新5次阅读

AMD 推出 Versal Premium 系列 VPK180 评估套件

Eric Nguyen
Versal 自适应 SoC 评估套件产品营销经理
AMD 宣布推出 Versal™ Premium 系列 VPK180 评估套件，通过使用 112G PAM...

AMD 推出 Versal Premium 系列 VPK180 评估套件-ChipDebug

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1年前更新36次阅读

谈谈赛灵思的局部重配置技术（Partial Reconfiguration）

这里提到的局部重配置技术（Partial Reconfiguration）是现场可编程门阵列（呵呵，就是FPGA了）器件中的一部分。指的是在FPGA其他部分还在正常运行的情况下对其局部进行的重新配置。
众所周知，硬件也可以像软件一样做模块化的设计。比如使用HDL在FPGA器件...

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1年前更新13次阅读

LATTICE 5G+网络基础设施的安全性和同步FPGA解决方案

如今我们可以看到5G开放式无线接入网络（ORAN）正改变着蜂窝和移动网络的格局。具体而言，RAN架构的开放、解聚和虚拟化促使移动网络基础设施发生了重大变化。传统RAN网络的许多功能面临软硬件解耦。这种趋势为网络部署带来了灵活性和更多创新，还可以混用来自...

Lattice-莱迪斯

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1年前更新44次阅读

FPGA英文电子书（补发）

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1年前更新19次阅读

Hardware_Architectures_for_DeepLearning.pdf

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1年前更新92次阅读

时序约束电子书（补发）

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1年前更新165次阅读

分享一些高质量的AMBA(APB/AHB/AXI) VIP

1. 前言当今的SoC芯片，普遍包含大量的工业标准接口同外围设备相连。在验证设计过程中，这些接口被用于和测试testbench相连...

分享一些高质量的AMBA(APB/AHB/AXI) VIP-ChipDebug

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1年前更新264次阅读

Synopsys验证VIP学习笔记（1）Memory模型用法

Synopsys的VIP(本文以AXI slave为例)提供了由svt_mem类表示的momory模型，在passive模式下其观测值与寄存器模型类似，会基于总线更新，在active模式下则由slave sequence更新。
在配置VIP时，首先要通过svt_axi_system_configuration::set_addr_range() 配置...

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1年前更新159次阅读

Synopsys验证VIP学习笔记（2）Port Monitor用法

Synopsys AXI VIP为master和slave agent中的monitor提供了名为item_started_port和item_observed_port的analysis port，前者仅在总线事务传输开始时发送，后者则在总线事务传输完成后发送完整svt_axi_master_transaction和svt_axi_slave_transaction对象到ite...

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1年前更新210次阅读

Synopsys验证VIP学习笔记（3）总线事务的配置和约束

在使用Synopsys AXI VIP时，需要配置一些信号的属性或定义一些信号的delay，通常可以直接在svt_axi_transaction类中控制。
AXI VIP中描述从事务数据的类是svt_axi_slave_transaction，从事务类提供了配置信号数据（如rresp[], bresp, data[]）和延迟（如bvali...

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1年前更新41次阅读

FPGA学习网站、开源网站和论坛网站汇总

分享FPGA常用的一些学习网站、开源网站和论坛网站，方便大家找资料，查问题。
一、基础类学习网站
1、HDLbits（初学者入门） ...

FPGA学习网站、开源网站和论坛网站汇总-ChipDebug

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1年前更新47次阅读

FPGA中如何设计一个小cache（一）

说明：严格意义来讲，本文说的cache并不是真正意义上的cache，只是一个类似的功能模块，借用了cache这个名字。FPGA设计中常见的...

FPGA中如何设计一个小cache（一）-ChipDebug

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1年前更新88次阅读

2023年最新国产芯片替代厂家

刚刚过去的2022年，半导体由热遇冷，进入调整期。但展望未来，全球半导体产业将很快走出周期低估，市场规模也将随之扩张，根据WS...

2023年最新国产芯片替代厂家-ChipDebug

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1年前发布32次阅读

已解决【闲聊】这论坛活跃度不怎么高啊？不是说最热门的FPGA论坛吗？

【闲聊】这论坛活跃度不怎么高啊？不是说最热门的FPGA论坛吗？-ChipDebug

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1年前更新48次阅读

CPU自制电子书（补发）

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1年前更新78次阅读

如何将 FPGA 变成 USB 数据采集板

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FPGA开源项目

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1年前更新60次阅读

国产ADC厂家及产品选型资料

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1年前更新28次阅读

数字设计相关电子书（补发）

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时钟资源（1）：7系列FPGA

全局时钟管脚7系列FPGA是基于28nm工艺制程。在7系列FPGA中，每个输入/输出区域（I/O Bank）包含50个输入/输出管脚，其中有4对（8...

时钟资源（1）：7系列FPGA-ChipDebug

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1年前更新50次阅读

Vivado 开发软件下板验证教程

本系列将带来FPGA的系统性学习，从最基本的数字电路基础开始，最详细操作步骤，最直白的言语描述，手把手的“傻瓜式”讲解，让电...

Vivado 开发软件下板验证教程-ChipDebug

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1年前更新43次阅读

Xilinx FPGA Vivado 开发流程

本系列将带来FPGA的系统性学习，从最基本的数字电路基础开始，最详细操作步骤，最直白的言语描述，手把手的“傻瓜式”讲解，让电...

Xilinx FPGA Vivado 开发流程-ChipDebug

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Vivado 2019.2 安装教程

本系列将带来FPGA的系统性学习，从最基本的数字电路基础开始，最详细操作步骤，最直白的言语描述，手把手的“傻瓜式”讲解，让电...

Vivado 2019.2 安装教程-ChipDebug

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