SOC FPGA论坛首页-ChipDebug-第24页

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1年前更新7次阅读

system verilog 时序逻辑程序中推断组合逻辑？

使用always_ff和在灵敏度列表中指定一个时钟边沿并不意味着过程中的所有逻辑都是时序逻辑。综合编译器将推断出每个被非阻塞赋值...

system verilog 时序逻辑程序中推断组合逻辑？-ChipDebug

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1年前更新12次阅读

二进制转BCD码模块

01概述BCD码（Binary-Coded Decimal‎），用4位二进制数来表示1位十进制数中的0~9这10个数码，是一种二进制的数字编码形式，用二...

二进制转BCD码模块-ChipDebug

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时序分析相关书籍

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分享一本书《FPGA设计的实战演练高级技巧篇.pdf》

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1年前更新414次阅读

VCS常用仿真选项开关及步骤总结

本文转自：https://blog.csdn.net/qq_41394155/article/details/81486760；作者：OnePlusZero1.VCS的仿真选项分编译（compile-time）选项和运行（run-time）选项1.1 VCS常用的编译选项-assert dumpoff | enable_diag | filter_past定义SystemVerilog断言（...

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1年前更新251次阅读

分享一份EDA虚拟机环境变量设置（仅供学习参考）

0.前言EDA环境变量的设置可以说是芯片验证工程师的一项基本功，环顾四周，发现身边依然有不少小伙伴对EDA环境变量的设置并不是很...

分享一份EDA虚拟机环境变量设置（仅供学习参考）-ChipDebug

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1年前更新1510次阅读

精Verdi用法小结

分享一篇好的verdi教程，文末附本文PDF链接。前言Verdi是一个功能强大的debug工具，可以配合不同的仿真软件进行debug，很多企业...

Verdi用法小结-ChipDebug

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1年前更新33次阅读

基于FPGA的图像处理

图像处理系统设计注意点：1.将算法开发和FPGA实现分离用软件的图像处理环境可以使用大批量的图像样本进行测试及调试算法，再将算...

基于FPGA的图像处理-ChipDebug

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1年前发布37次阅读

国产FPGA推荐

现要使用国产FPGA进行项目开发，项目功能不太复杂，烦请各位大佬推荐一下，该选用哪个品牌的FPGA，谢谢！

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1年前发布4次阅读

ISE开发FPGA时以原理图为顶层设计，突然间打不开顶层文件

ISE开发FPGA时以原理图为顶层设计，突然间打不开顶层文件，不知怎么回事？

ISE开发FPGA时以原理图为顶层设计，突然间打不开顶层文件-ChipDebug

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1年前更新179次阅读

缩短Vivado编译时间（5）：使用IP Cache

在FPGA设计中，我们几乎不可避免地会使用IP。Vivado提供了多样且丰富的IP，同时还允许用户将自己的RTL代码封装为IP以实现设计复...

缩短Vivado编译时间（5）：使用IP Cache-ChipDebug

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1年前更新261次阅读

AXI实战(一)-搭建简单仿真环境

AXI实战(一)-搭建简单仿真环境
看完在本文后，你将可能拥有：一个可以仿真AXI/AXI_Lite总线的完美主端(Master)或从端(Slave) 一...

AXI实战(一)-搭建简单仿真环境-ChipDebug

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缩短Vivado编译时间（4）：时间都去哪儿了

针对特定的设计，就编译时间而言，我们要分析时间都消耗在哪些环节从而有针对性的缩短编译时间。通常，时间可能花费在加载约束上...

缩短Vivado编译时间（4）：时间都去哪儿了-ChipDebug

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缩短Vivado编译时间（4）：时间都去哪儿了-ChipDebug

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1年前更新12次阅读

莱迪思Avant-E FPGA释放下一代车辆的无限潜力

车辆自动化趋势是汽车行业的一个热门话题，尽管新冠疫情期间行业面临诸多挑战，但近年来自动驾驶功能背后的颠覆性技术已经取得巨...

莱迪思Avant-E FPGA释放下一代车辆的无限潜力-ChipDebug

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1年前更新29次阅读

关于FPGA中锁存器的生成：if语句和case语句的完整性影响

锁存器（Latch）是数字逻辑电路中很重要的一种基本电路，常见的锁存器包括三个端口：数据输入口、数据输出口、使能端。当使能端...

关于FPGA中锁存器的生成：if语句和case语句的完整性影响-ChipDebug

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1年前更新39次阅读

干货 | 如何理解FPGA的配置状态字寄存器 Status Register

赛灵思的FPGA有多种配置接口，如SPI，BPI，SeletMAP，Serial，JTAG等；如果从时钟发送者的角度分，还可以分为主动Master（即由FP...

干货 | 如何理解FPGA的配置状态字寄存器 Status Register-ChipDebug

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1年前更新96次阅读

如何在Vivado中对RTL源文件进行加密

作者：Han Hong，ADM赛灵思工程师
在一些大型项目的设计中，可能会涉及多个公司或者同一公司多个部门之间的协作，在最终归并完整...

如何在Vivado中对RTL源文件进行加密-ChipDebug

如何在Vivado中对RTL源文件进行加密-ChipDebug

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1年前更新17次阅读

FPGA让工业4.0大放异彩

技术领域最热门的话题之一就是工业4.0，它本质上是指将数字化、自动化和互连计算智能融入制造业。这背后的思路就是将云计算、物...

FPGA让工业4.0大放异彩-ChipDebug

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1年前更新79次阅读

缩短Vivado编译时间（3）：使用增量综合

从2019.1版本开始，Vivado引入了增量综合，这有助于工程师进一步降低综合运行时间。该流程既可采用图形界面方式进行也可采用Tcl...

缩短Vivado编译时间（3）：使用增量综合-ChipDebug

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1年前更新33次阅读

从三十年前说起，最全FPGA架构演进史介绍

摘要：自三十多年前问世以来，现场可编程门阵列(FPGAs)已被广泛用于实现来自不同领域的无数应用。由于其底层的硬件可重新配置性...

从三十年前说起，最全FPGA架构演进史介绍-ChipDebug

从三十年前说起，最全FPGA架构演进史介绍-ChipDebug

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1年前更新81次阅读

缩短Vivado编译时间（2）：使用增量布局布线

Vivado的增量编译包括增量综合和增量布局布线，通常建议二者同时使用，以有效降低编译时间。下图展示了增量编译对整体编译时间的...

缩短Vivado编译时间（2）：使用增量布局布线-ChipDebug

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1年前更新113次阅读

FPGA数字图像显示原理与实现(Verilog)

目录/contents● 视频图像接口概述● VGA视频接口● HDMI视频接口● VGA与HDMI对比● 图像显示时序分析● 图像显示时序● 不同分...

FPGA数字图像显示原理与实现(Verilog)-ChipDebug

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1年前更新23次阅读

部分国产FPGA芯片设计企业介绍

1、紫光同创
深圳市紫光同创电子有限公司，专业从事可编程系统平台芯片及其配套EDA开发工具的研发与销售，致力于为客户提供完善...

部分国产FPGA芯片设计企业介绍-ChipDebug

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1年前更新120次阅读

安路科技基于PH1A的4K摄像头图像采集与实时显示方案

安路科技专注于研发通用可编程逻辑芯片技术及系统解决方案，公司正在不断向更多应用场景的产品矩阵拓展，以顺应下游市场蓬勃发展...

安路科技基于PH1A的4K摄像头图像采集与实时显示方案-ChipDebug

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1年前更新75次阅读

Vivado® ML Editions 2022.2 最新更新（附下载链接）

本文由 AMD Vivado ML Editions 产品营销经理
Snehal Ullagaddi 撰写，转载于“OPENFPGA微信公众号”
AMD XILINX 近期全新推...

Vivado® ML Editions 2022.2 最新更新（附下载链接）-ChipDebug

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1年前更新17次阅读

【FPGA基础】同步复位与异步复位

一、何时何处需要复位参考Xilinx官方文档《UltraFast Design Methodology Guide for FPGAs and SoCs (UG949)》：Xilinx器件具有专用的全局置位/复位信号 (global set/reset signal，GSR)。在器件配置结束时，此信号会对硬件中所有时序逻辑电路做初始化的赋值...

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Vivado综合属性之MAX_FANOUT

本文介绍了综合属性MAX_FANOUT对Schematic的影响，通过本文可以理解通过寄存器复制的方式可以降低扇出。
高扇出信号可能会因为布...

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如何使用 max_fanout

在逻辑层级不多，但是延时较高的 net 中，可以使用 max_fanout 来设置扇出，
但是要注意，还要在最终到达模块添加 dont_touch ...

如何使用 max_fanout-ChipDebug

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clock wizard IP生成VHDL例化

最近在使用clock wizard时，发现vivado 自动生成的ip例化文件是verilog的，但是项目是vhdl，经过多方设置仍然不能生成vhdl的ip核...

clock wizard IP生成VHDL例化-ChipDebug

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基于线性序列机实现的FPGA 通过SPI协议读写winbond公司flash芯片25Q16

基于线性序列机思想设计读写该芯片的SPI协议，线性序列机简单来说就是用一个计数器对时钟计数，对于每一个计数值，按照时序要求...

基于线性序列机实现的FPGA 通过SPI协议读写winbond公司flash芯片25Q16-ChipDebug

基于线性序列机实现的FPGA 通过SPI协议读写winbond公司flash芯片25Q16-ChipDebug

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