SOC FPGA论坛首页-ChipDebug-第29页

SOC FPGA论坛首页-ChipDebug-第29页

等级-LV1-ChipDebug

3年前更新133次阅读

利用HLS在Xilinx UltraScale AXU4EV上点灯

FPGA上的点灯程序类似于编程上的Hello World，利用此程序可以快速熟悉硬件开发的全流程，为后续的开发奠定基础，故撰此文。开发...

利用HLS在Xilinx UltraScale AXU4EV上点灯-ChipDebug

利用HLS在Xilinx UltraScale AXU4EV上点灯-ChipDebug

利用HLS在Xilinx UltraScale AXU4EV上点灯-ChipDebug

+19

利用HLS在Xilinx UltraScale AXU4EV上点灯-ChipDebug

评分

等级-LV1-ChipDebug

3年前更新49次阅读

FPGA与数字IC知识点（一）

一、基础知识求解1.什么叫做FPGA？FPGA是一种可以重构电路的芯片，是一种硬件可重构的体系结构。它的英文全称是Field Programmable Gate Array，中文名是现场可编程门阵列。通过编程，用户可以随时改变它的应用场景，它可以模拟CPU、GPU等硬件的各种并行运算...

FPGA常见问题

评分

等级-LV1-ChipDebug

3年前更新135次阅读

基于FPGA高精度NTP时钟授时方法研究

基于FPGA高精度NTP时钟授时方法研究
1 引言
高精度授时系统被广泛用于卫星导航、电力同步采样系统中[1]。起初高精度授时系统在导航卫星失连下，由于恒温晶振实际值与标称值存在误差，所以1 h守时误差可达到几微秒。近些年，部分学者提出统计每分钟标准秒脉冲...

FPGA常见问题

评分

等级-LV1-ChipDebug

3年前更新135次阅读

Xilinx FPGA RAM Address Collision 地址冲突（又称写穿透）

Address collision 指的是RAM的两个port同时访问相同的地址可能导致数据发生错误的情况。在Xilinx中，不同的RAM，不同的RAM配置会导致address collision时不同的数据结果。Distributed RAM对于DRAM，写数据是 synchronous write，需要一个时钟周期，读数据是...

评分

等级-LV1-ChipDebug

3年前更新22次阅读

FPGA 介绍（1）

1、FPGA简介
1、FPGA(Field Programmable Gate Array),即现场可编程门阵列，它是一种半制定的数字集成电路。FPGA凭借其灵活性高...

FPGA 介绍（1）-ChipDebug

FPGA新闻资讯

评分

等级-LV1-ChipDebug

3年前更新95次阅读

Xilinx FPGA设计的一些经验

关于BANK输出电压的问题，BANK如果自己有电压输入的话，那么信号的输出电压就是默认和输入的电压值是相同的。如果没有输入电压的...

Xilinx FPGA设计的一些经验-ChipDebug

Xilinx FPGA设计的一些经验-ChipDebug

Xilinx FPGA设计的一些经验-ChipDebug

评分

等级-LV1-ChipDebug

3年前更新18次阅读

Verilog:模块结构/assign/always[学习笔记day3]

1 模块结构
Verilog的基本设计单元是：模块(block)
Verilog模块的结构由在module与endmodule关键词之间的4个重要部分组成：端口...

Verilog:模块结构/assign/always[学习笔记day3]-ChipDebug

Verilog:模块结构/assign/always[学习笔记day3]-ChipDebug

FPGA常见问题

评分

等级-LV1-ChipDebug

3年前更新40次阅读

FPGA：组合逻辑电路的设计

文章目录组合逻辑电路的设计组合逻辑电路的设计步骤组合逻辑电路的设计举例例1 例2
组合逻辑电路的设计
根据实际逻辑问题，...

FPGA：组合逻辑电路的设计-ChipDebug

FPGA：组合逻辑电路的设计-ChipDebug

FPGA：组合逻辑电路的设计-ChipDebug

+1

FPGA：组合逻辑电路的设计-ChipDebug

FPGA常见问题

评分

等级-LV1-ChipDebug

3年前更新23次阅读

VHDL实现动态数码管驱动

目录
简介:
程序设计：
下载验证：

VHDL实现动态数码管驱动-ChipDebug

VHDL实现动态数码管驱动-ChipDebug

FPGA常见问题

评分

等级-LV1-ChipDebug

3年前更新166次阅读

Verilog实现带暂停和刷新的四级流水线加法器

图解
先放一张图：
原理就是把32位的数分成4部分，每部分8位。每个周期都只计算一个部分，共四个周期计算出结果。比如a+b：
第一...

Verilog实现带暂停和刷新的四级流水线加法器-ChipDebug

Verilog实现带暂停和刷新的四级流水线加法器-ChipDebug

Verilog实现带暂停和刷新的四级流水线加法器-ChipDebug

FPGA常见问题

评分

等级-LV1-ChipDebug

3年前更新316次阅读

ADI demo工程的编译-以adrv9371x_zc706为例子之使用Cygwin

提示：文章写完后，目录可以自动生成，如何生成可参考右边的帮助文档
ADI demo工程的编译-以adrv9371x_zc706为例子之使用Cygwin ...

ADI demo工程的编译-以adrv9371x_zc706为例子之使用Cygwin-ChipDebug

ADI demo工程的编译-以adrv9371x_zc706为例子之使用Cygwin-ChipDebug

ADI demo工程的编译-以adrv9371x_zc706为例子之使用Cygwin-ChipDebug

+3

ADI demo工程的编译-以adrv9371x_zc706为例子之使用Cygwin-ChipDebug

评分

等级-LV2-ChipDebug

3年前更新58次阅读

Xilinx DSP48E1仿真学习

DSP48E1的整体结构如下：仿真代码：// ============================================================
// File Name: tb_dsp_te...

Xilinx DSP48E1仿真学习-ChipDebug

Xilinx DSP48E1仿真学习-ChipDebug

Xilinx DSP48E1仿真学习-ChipDebug

Xilinx DSP48E1仿真学习-ChipDebug

评分

等级-LV2-ChipDebug

3年前更新714次阅读

【计算机组织与体系结构及其FPGA实现】实验四：指令 CACHE 的设计与实现

系列文章目录
【计算机组织与体系结构】实验一：算术逻辑单元的实现
【计算机组织与体系结构】实验二：给定指令系统的处理器设计...

【计算机组织与体系结构及其FPGA实现】实验四：指令 CACHE 的设计与实现-ChipDebug

【计算机组织与体系结构及其FPGA实现】实验四：指令 CACHE 的设计与实现-ChipDebug

【计算机组织与体系结构及其FPGA实现】实验四：指令 CACHE 的设计与实现-ChipDebug

+15

【计算机组织与体系结构及其FPGA实现】实验四：指令 CACHE 的设计与实现-ChipDebug

FPGA常见问题

评分

等级-LV2-ChipDebug

3年前更新193次阅读

【计算机组织与体系结构及其FPGA实现】实验一：算术逻辑单元的实现

系列文章目录
【计算机组织与体系结构】实验一：算术逻辑单元的实现
【计算机组织与体系结构】实验二：给定指令系统的处理器设计...

【计算机组织与体系结构及其FPGA实现】实验一：算术逻辑单元的实现-ChipDebug

【计算机组织与体系结构及其FPGA实现】实验一：算术逻辑单元的实现-ChipDebug

【计算机组织与体系结构及其FPGA实现】实验一：算术逻辑单元的实现-ChipDebug

+1

【计算机组织与体系结构及其FPGA实现】实验一：算术逻辑单元的实现-ChipDebug

FPGA常见问题

评分

等级-LV2-ChipDebug

3年前更新356次阅读

【计算机组织与体系结构及其FPGA实现】实验二：给定指令系统的处理器设计

系列文章目录
【计算机组织与体系结构】实验一：算术逻辑单元的实现
【计算机组织与体系结构】实验二：给定指令系统的处理器设计...

【计算机组织与体系结构及其FPGA实现】实验二：给定指令系统的处理器设计-ChipDebug

【计算机组织与体系结构及其FPGA实现】实验二：给定指令系统的处理器设计-ChipDebug

【计算机组织与体系结构及其FPGA实现】实验二：给定指令系统的处理器设计-ChipDebug

+45

【计算机组织与体系结构及其FPGA实现】实验二：给定指令系统的处理器设计-ChipDebug

FPGA常见问题

评分

等级-LV2-ChipDebug

3年前更新176次阅读

【计算机组织与体系结构及其FPGA实现】实验三：流水线处理器

系列文章目录
【计算机组织与体系结构】实验一：算术逻辑单元的实现
【计算机组织与体系结构】实验二：给定指令系统的处理器设计...

【计算机组织与体系结构及其FPGA实现】实验三：流水线处理器-ChipDebug

【计算机组织与体系结构及其FPGA实现】实验三：流水线处理器-ChipDebug

【计算机组织与体系结构及其FPGA实现】实验三：流水线处理器-ChipDebug

+9

【计算机组织与体系结构及其FPGA实现】实验三：流水线处理器-ChipDebug

FPGA常见问题

评分

等级-LV1-ChipDebug

3年前发布69次阅读

国产FPGA推荐

现要使用国产FPGA进行项目开发，项目功能不太复杂，烦请各位大佬推荐一下，该选用哪个品牌的FPGA，谢谢！

FPGA常见问题

评分

等级-LV1-ChipDebug

3年前更新78次阅读

FPGA同步时序电路设计

1、实验目的
掌握典型同步时序电路的工作原理和设计方法
掌握时序电路的激励函数、状态图、状态方程的运用
掌握用 Verilog 进行...

FPGA同步时序电路设计-ChipDebug

FPGA同步时序电路设计-ChipDebug

FPGA同步时序电路设计-ChipDebug

+8

FPGA同步时序电路设计-ChipDebug

FPGA常见问题

评分

等级-LV1-ChipDebug

3年前更新20次阅读

中科大FPGA OL应用：数据选择器、跑马灯

1.四选一数据选择器，Y为输出，D0~D3为输入，S为选择控制，代码如下：
module mux4_case (Y,D0,D1,D2,D3,S); //四选一数据选择器 input D0,D1,D2,D3; input[1:0] S; output reg Y;
always @(S or D0 or D1 or D2 or D3) case(S) 2'b00: Y=D0; 2'b01: Y=D1; 2'...

FPGA常见问题

评分

等级-LV1-ChipDebug

3年前更新145次阅读

FPGA ISP Bayer与常见颜色空间转换

前言FPGA实现ISP（Image Signal Processor）过程中，在图像接收、处理、传输过程中往往会接触到各种各样的图像格式，比如接收图...

FPGA ISP Bayer与常见颜色空间转换-ChipDebug

FPGA ISP Bayer与常见颜色空间转换-ChipDebug

FPGA ISP Bayer与常见颜色空间转换-ChipDebug

+12

FPGA ISP Bayer与常见颜色空间转换-ChipDebug

FPGA常见问题

评分

等级-LV1-ChipDebug

3年前更新30次阅读

ZYNQ-延迟打拍

//对图像矩阵数据的计算共耗时5个周期，
//所以要将控制信号延时5个周期
always@(posedge clk or negedge rst_n) begin if(!rst_n) begin matrix_frame_vsync_dly <= 0; matrix_frame_href_dly <= 0; matrix_frame_clken_dly <= 0; end else begin m...

评分

等级-LV2-ChipDebug

3年前更新49次阅读

FPGA之锁相环4种模式

图1
以图1为例进行讲解
1、源同步补偿模式（source-synchronous compensation mode）
通常用于数据接口，特别是高速数据接口。源...

FPGA之锁相环4种模式-ChipDebug

FPGA之锁相环4种模式-ChipDebug

FPGA之锁相环4种模式-ChipDebug

+1

FPGA之锁相环4种模式-ChipDebug

FPGA常见问题

评分

等级-LV2-ChipDebug

3年前更新422次阅读

vivado编译报错 [Synth 8-439]

博主在编译block desgin时出现报错8-439并提示有IP核没有找到。
前提：本人的设计中用了两个axi4-stream data fifo的IP核作跨时...

vivado编译报错 [Synth 8-439]-ChipDebug

评分

等级-LV1-ChipDebug

3年前更新28次阅读

基于线性序列机实现的FPGA 通过SPI协议读写winbond公司flash芯片25Q16

基于线性序列机思想设计读写该芯片的SPI协议，线性序列机简单来说就是用一个计数器对时钟计数，对于每一个计数值，按照时序要求...

基于线性序列机实现的FPGA 通过SPI协议读写winbond公司flash芯片25Q16-ChipDebug

基于线性序列机实现的FPGA 通过SPI协议读写winbond公司flash芯片25Q16-ChipDebug

FPGA常见问题

评分

等级-LV1-ChipDebug

3年前更新23次阅读

clock wizard IP生成VHDL例化

最近在使用clock wizard时，发现vivado 自动生成的ip例化文件是verilog的，但是项目是vhdl，经过多方设置仍然不能生成vhdl的ip核...

clock wizard IP生成VHDL例化-ChipDebug

评分

等级-LV2-ChipDebug

3年前更新44次阅读

如何使用 max_fanout

在逻辑层级不多，但是延时较高的 net 中，可以使用 max_fanout 来设置扇出，
但是要注意，还要在最终到达模块添加 dont_touch ...

如何使用 max_fanout-ChipDebug

如何使用 max_fanout-ChipDebug

如何使用 max_fanout-ChipDebug

+1

如何使用 max_fanout-ChipDebug

评分

等级-LV2-ChipDebug

3年前更新118次阅读

Vivado综合属性之MAX_FANOUT

本文介绍了综合属性MAX_FANOUT对Schematic的影响，通过本文可以理解通过寄存器复制的方式可以降低扇出。
高扇出信号可能会因为布...

Vivado综合属性之MAX_FANOUT-ChipDebug

Vivado综合属性之MAX_FANOUT-ChipDebug

Vivado综合属性之MAX_FANOUT-ChipDebug

+1

Vivado综合属性之MAX_FANOUT-ChipDebug

评分

等级-LV1-ChipDebug

3年前更新179次阅读

Vivado® ML Editions 2022.2 最新更新（附下载链接）

本文由 AMD Vivado ML Editions 产品营销经理
Snehal Ullagaddi 撰写，转载于“OPENFPGA微信公众号”
AMD XILINX 近期全新推...

Vivado® ML Editions 2022.2 最新更新（附下载链接）-ChipDebug

Vivado® ML Editions 2022.2 最新更新（附下载链接）-ChipDebug

Vivado® ML Editions 2022.2 最新更新（附下载链接）-ChipDebug

+2

Vivado® ML Editions 2022.2 最新更新（附下载链接）-ChipDebug

FPGA新闻资讯

评分

等级-LV2-ChipDebug

3年前更新179次阅读

安路科技基于PH1A的4K摄像头图像采集与实时显示方案

安路科技专注于研发通用可编程逻辑芯片技术及系统解决方案，公司正在不断向更多应用场景的产品矩阵拓展，以顺应下游市场蓬勃发展...

安路科技基于PH1A的4K摄像头图像采集与实时显示方案-ChipDebug

安路科技基于PH1A的4K摄像头图像采集与实时显示方案-ChipDebug

安路科技基于PH1A的4K摄像头图像采集与实时显示方案-ChipDebug

评分

等级-LV1-ChipDebug

3年前更新109次阅读

部分国产FPGA芯片设计企业介绍

1、紫光同创
深圳市紫光同创电子有限公司，专业从事可编程系统平台芯片及其配套EDA开发工具的研发与销售，致力于为客户提供完善...

部分国产FPGA芯片设计企业介绍-ChipDebug

部分国产FPGA芯片设计企业介绍-ChipDebug

FPGA新闻资讯

评分

上一页 1…27 282930 31…1068 下一页跳转