SOC FPGA论坛首页-ChipDebug-第30页

SOC FPGA论坛首页-ChipDebug-第30页

等级-LV1-ChipDebug

3年前更新223次阅读

FPGA数字图像显示原理与实现(Verilog)

目录/contents● 视频图像接口概述● VGA视频接口● HDMI视频接口● VGA与HDMI对比● 图像显示时序分析● 图像显示时序● 不同分...

FPGA数字图像显示原理与实现(Verilog)-ChipDebug

FPGA数字图像显示原理与实现(Verilog)-ChipDebug

FPGA数字图像显示原理与实现(Verilog)-ChipDebug

+7

FPGA数字图像显示原理与实现(Verilog)-ChipDebug

FPGA常见问题

评分

等级-LV1-ChipDebug

3年前更新109次阅读

从三十年前说起，最全FPGA架构演进史介绍

摘要：自三十多年前问世以来，现场可编程门阵列(FPGAs)已被广泛用于实现来自不同领域的无数应用。由于其底层的硬件可重新配置性...

从三十年前说起，最全FPGA架构演进史介绍-ChipDebug

从三十年前说起，最全FPGA架构演进史介绍-ChipDebug

从三十年前说起，最全FPGA架构演进史介绍-ChipDebug

+20

从三十年前说起，最全FPGA架构演进史介绍-ChipDebug

FPGA新闻资讯

评分

等级-LV2-ChipDebug

3年前更新199次阅读

缩短Vivado编译时间（3）：使用增量综合

从2019.1版本开始，Vivado引入了增量综合，这有助于工程师进一步降低综合运行时间。该流程既可采用图形界面方式进行也可采用Tcl...

缩短Vivado编译时间（3）：使用增量综合-ChipDebug

缩短Vivado编译时间（3）：使用增量综合-ChipDebug

缩短Vivado编译时间（3）：使用增量综合-ChipDebug

+9

缩短Vivado编译时间（3）：使用增量综合-ChipDebug

评分

等级-LV1-ChipDebug

3年前更新48次阅读

FPGA让工业4.0大放异彩

技术领域最热门的话题之一就是工业4.0，它本质上是指将数字化、自动化和互连计算智能融入制造业。这背后的思路就是将云计算、物...

FPGA让工业4.0大放异彩-ChipDebug

FPGA让工业4.0大放异彩-ChipDebug

FPGA让工业4.0大放异彩-ChipDebug

Lattice-莱迪斯

评分

等级-LV1-ChipDebug

3年前更新191次阅读

干货 | 如何理解FPGA的配置状态字寄存器 Status Register

赛灵思的FPGA有多种配置接口，如SPI，BPI，SeletMAP，Serial，JTAG等；如果从时钟发送者的角度分，还可以分为主动Master（即由FP...

干货 | 如何理解FPGA的配置状态字寄存器 Status Register-ChipDebug

干货 | 如何理解FPGA的配置状态字寄存器 Status Register-ChipDebug

干货 | 如何理解FPGA的配置状态字寄存器 Status Register-ChipDebug

+3

干货 | 如何理解FPGA的配置状态字寄存器 Status Register-ChipDebug

评分

等级-LV1-ChipDebug

3年前更新78次阅读

关于FPGA中锁存器的生成：if语句和case语句的完整性影响

锁存器（Latch）是数字逻辑电路中很重要的一种基本电路，常见的锁存器包括三个端口：数据输入口、数据输出口、使能端。当使能端...

关于FPGA中锁存器的生成：if语句和case语句的完整性影响-ChipDebug

关于FPGA中锁存器的生成：if语句和case语句的完整性影响-ChipDebug

关于FPGA中锁存器的生成：if语句和case语句的完整性影响-ChipDebug

+1

关于FPGA中锁存器的生成：if语句和case语句的完整性影响-ChipDebug

FPGA常见问题

评分

等级-LV1-ChipDebug

3年前更新37次阅读

莱迪思Avant-E FPGA释放下一代车辆的无限潜力

车辆自动化趋势是汽车行业的一个热门话题，尽管新冠疫情期间行业面临诸多挑战，但近年来自动驾驶功能背后的颠覆性技术已经取得巨...

莱迪思Avant-E FPGA释放下一代车辆的无限潜力-ChipDebug

莱迪思Avant-E FPGA释放下一代车辆的无限潜力-ChipDebug

莱迪思Avant-E FPGA释放下一代车辆的无限潜力-ChipDebug

+4

莱迪思Avant-E FPGA释放下一代车辆的无限潜力-ChipDebug

Lattice-莱迪斯

评分

等级-LV2-ChipDebug

3年前更新284次阅读

缩短Vivado编译时间（4）：时间都去哪儿了

针对特定的设计，就编译时间而言，我们要分析时间都消耗在哪些环节从而有针对性的缩短编译时间。通常，时间可能花费在加载约束上...

缩短Vivado编译时间（4）：时间都去哪儿了-ChipDebug

缩短Vivado编译时间（4）：时间都去哪儿了-ChipDebug

缩短Vivado编译时间（4）：时间都去哪儿了-ChipDebug

+6

缩短Vivado编译时间（4）：时间都去哪儿了-ChipDebug

评分

等级-LV1-ChipDebug

3年前更新459次阅读

AXI实战(一)-搭建简单仿真环境

AXI实战(一)-搭建简单仿真环境
看完在本文后，你将可能拥有：一个可以仿真AXI/AXI_Lite总线的完美主端(Master)或从端(Slave) 一...

AXI实战(一)-搭建简单仿真环境-ChipDebug

AXI实战(一)-搭建简单仿真环境-ChipDebug

AXI实战(一)-搭建简单仿真环境-ChipDebug

+4

AXI实战(一)-搭建简单仿真环境-ChipDebug

评分

等级-LV2-ChipDebug

3年前更新482次阅读

缩短Vivado编译时间（5）：使用IP Cache

在FPGA设计中，我们几乎不可避免地会使用IP。Vivado提供了多样且丰富的IP，同时还允许用户将自己的RTL代码封装为IP以实现设计复...

缩短Vivado编译时间（5）：使用IP Cache-ChipDebug

缩短Vivado编译时间（5）：使用IP Cache-ChipDebug

缩短Vivado编译时间（5）：使用IP Cache-ChipDebug

+3

缩短Vivado编译时间（5）：使用IP Cache-ChipDebug

评分

等级-LV1-ChipDebug

3年前发布13次阅读

ISE开发FPGA时以原理图为顶层设计，突然间打不开顶层文件

ISE开发FPGA时以原理图为顶层设计，突然间打不开顶层文件，不知怎么回事？

ISE开发FPGA时以原理图为顶层设计，突然间打不开顶层文件-ChipDebug

FPGA常见问题

评分

等级-LV1-ChipDebug

3年前更新75次阅读

基于FPGA的图像处理

图像处理系统设计注意点：1.将算法开发和FPGA实现分离用软件的图像处理环境可以使用大批量的图像样本进行测试及调试算法，再将算...

基于FPGA的图像处理-ChipDebug

基于FPGA的图像处理-ChipDebug

基于FPGA的图像处理-ChipDebug

基于FPGA的图像处理-ChipDebug

FPGA常见问题

评分

等级-LV1-ChipDebug

3年前更新457次阅读

分享一份EDA虚拟机环境变量设置（仅供学习参考）

0.前言EDA环境变量的设置可以说是芯片验证工程师的一项基本功，环顾四周，发现身边依然有不少小伙伴对EDA环境变量的设置并不是很...

分享一份EDA虚拟机环境变量设置（仅供学习参考）-ChipDebug

FPGA常见问题

评分

等级-LV1-ChipDebug

3年前更新695次阅读

VCS常用仿真选项开关及步骤总结

本文转自：https://blog.csdn.net/qq_41394155/article/details/81486760；作者：OnePlusZero1.VCS的仿真选项分编译（compile-time）选项和运行（run-time）选项1.1 VCS常用的编译选项-assert dumpoff | enable_diag | filter_past定义SystemVerilog断言（...

FPGA常见问题

评分

等级-LV1-ChipDebug

3年前更新152次阅读

分享一本书《FPGA设计的实战演练高级技巧篇.pdf》

该帖子部分内容已隐藏

FPGA CPLD资料源码分享

0

等级-LV1-ChipDebug

3年前更新141次阅读

时序分析相关书籍

该帖子部分内容已隐藏

FPGA CPLD资料源码分享

评分

等级-LV1-ChipDebug

3年前更新61次阅读

二进制转BCD码模块

01概述BCD码（Binary-Coded Decimal‎），用4位二进制数来表示1位十进制数中的0~9这10个数码，是一种二进制的数字编码形式，用二...

二进制转BCD码模块-ChipDebug

二进制转BCD码模块-ChipDebug

二进制转BCD码模块-ChipDebug

+3

二进制转BCD码模块-ChipDebug

FPGA常见问题

评分

等级-LV1-ChipDebug

3年前更新34次阅读

system verilog 时序逻辑程序中推断组合逻辑？

使用always_ff和在灵敏度列表中指定一个时钟边沿并不意味着过程中的所有逻辑都是时序逻辑。综合编译器将推断出每个被非阻塞赋值...

system verilog 时序逻辑程序中推断组合逻辑？-ChipDebug

system verilog 时序逻辑程序中推断组合逻辑？-ChipDebug

FPGA常见问题

评分

等级-LV1-ChipDebug

3年前更新91次阅读

FPGA-SDRAM接口设计

摘要：（1）本文设计结果是：自己设计一个SDRAM的接口模块，能够通过控制该接口模块实现对sdram的读写；（2）如果要控制该接口模...

FPGA-SDRAM接口设计-ChipDebug

FPGA-SDRAM接口设计-ChipDebug

FPGA-SDRAM接口设计-ChipDebug

+6

FPGA-SDRAM接口设计-ChipDebug

FPGA常见问题

评分

等级-LV1-ChipDebug

3年前更新140次阅读

32位乘法器verilog代码

1、32bit乘法器乘法器：乘法用运算符表示：左移一表示*2，左移两位表示*4，左移3位表示*8
2、设计原理：如：1111*1011 = (1111*0001) + (1111*0010 ) + (1111* 0000) + (1111*1000);解释：1111分别乘以1011的每一个数相加。
那么就可以判断每一位1011是否是1...

FPGA常见问题

评分

等级-LV1-ChipDebug

3年前更新76次阅读

FPGA | 深入理解复位

复位电路作为数字逻辑设计中一个重要电路，不管是FPGA还是ASIC设计中都会经常使用，可以说复位信号在数字电路里面的重要性仅次于...

FPGA | 深入理解复位-ChipDebug

FPGA | 深入理解复位-ChipDebug

FPGA | 深入理解复位-ChipDebug

+5

FPGA | 深入理解复位-ChipDebug

FPGA常见问题

评分

等级-LV1-ChipDebug

3年前更新45次阅读

8b10b编码的原理

8B/10B编码
8B/10B是由一个3B/4B编码和一个5B/6B编码组成。高3位是3B/4B编码，低5位是5B/6B编码组成，共组成了 2 32 = 256 2^{32...

8b10b编码的原理-ChipDebug

FPGA常见问题

评分

等级-LV1-ChipDebug

3年前更新43次阅读

阶乘计算的可综合verilog代码

根据输入的选择数和数字（最大为5）,输出数字的立方、平方或者阶乘,
代码如下
module mux2_1
( input wire sys_clk, input wire ...

阶乘计算的可综合verilog代码-ChipDebug

FPGA常见问题

评分

等级-LV1-ChipDebug

3年前更新74次阅读

SystemVerilog-时序逻辑建模（4）同步和异步复位

Part1数字硬件建模SystemVerilog-时序逻辑建模（4）同步和异步复位数字门级电路可分为两大类：组合逻辑和时序逻辑。锁存器是组合...

SystemVerilog-时序逻辑建模（4）同步和异步复位-ChipDebug

SystemVerilog-时序逻辑建模（4）同步和异步复位-ChipDebug

SystemVerilog-时序逻辑建模（4）同步和异步复位-ChipDebug

+5

SystemVerilog-时序逻辑建模（4）同步和异步复位-ChipDebug

FPGA常见问题

评分

等级-LV1-ChipDebug

3年前更新537次阅读

【技巧】Vivado 仿真器simulation显示模拟波形图（非数字波形）

【技巧】Vivado 仿真器simulation显示模拟波形图（非数字波形）设置步骤其他
设置步骤
①打开Vivado的任意一个可以运行的工程
...

【技巧】Vivado 仿真器simulation显示模拟波形图（非数字波形）-ChipDebug

【技巧】Vivado 仿真器simulation显示模拟波形图（非数字波形）-ChipDebug

【技巧】Vivado 仿真器simulation显示模拟波形图（非数字波形）-ChipDebug

+1

【技巧】Vivado 仿真器simulation显示模拟波形图（非数字波形）-ChipDebug

评分

等级-LV1-ChipDebug

3年前更新325次阅读

数字 IC 设计领域的书籍、工具、脚本推荐

该帖子部分内容已隐藏

FPGA CPLD资料源码分享

0

等级-LV1-ChipDebug

3年前更新3463次阅读

vivado启动问题之launcher time out的解决办法

目录
一、前言
二、问题描述
三、问题分析

vivado启动问题之launcher time out的解决办法-ChipDebug

vivado启动问题之launcher time out的解决办法-ChipDebug

vivado启动问题之launcher time out的解决办法-ChipDebug

+2

vivado启动问题之launcher time out的解决办法-ChipDebug

评分

等级-LV1-ChipDebug

3年前更新19次阅读

axi原子访问

exclusive访问格式：
master先发一个exclusive_read,
(master发出cmd：master先发出exclusive_read(arid,rd_addr)，exclusive_write(awid,wr_addr))
slave回exokay说明访问的slave的地址支持exclusive操作;

FPGA常见问题

评分

等级-LV1-ChipDebug

3年前更新63次阅读

Verilog中阻塞赋值和块语句及条件语句

#异步复位
always @(posedge clk or nogedge rst_n) if(!rst_n) b <=1'b0; else b<=a;
#同步复位
always @(posedge clk) i...

Verilog中阻塞赋值和块语句及条件语句-ChipDebug

Verilog中阻塞赋值和块语句及条件语句-ChipDebug

Verilog中阻塞赋值和块语句及条件语句-ChipDebug

+4

Verilog中阻塞赋值和块语句及条件语句-ChipDebug

FPGA常见问题

评分

等级-LV1-ChipDebug

3年前更新129次阅读

FPGA实现OFDM（1）-OFDM原理

FPGA实现OFDM（1）-OFDM原理失踪人口回归OFDM定义fromwiki:调制是将传送资料对应于载波变化的动作，可以是载波的相位、频率...

FPGA实现OFDM（1）-OFDM原理-ChipDebug

FPGA实现OFDM（1）-OFDM原理-ChipDebug

FPGA实现OFDM（1）-OFDM原理-ChipDebug

+29

FPGA实现OFDM（1）-OFDM原理-ChipDebug

FPGA常见问题

评分

上一页 1…28 293031 32…1068 下一页跳转