SOC FPGA论坛首页-ChipDebug-第309页

SOC FPGA论坛首页-ChipDebug-第309页

等级-LV1-ChipDebug

3年前更新49次阅读

莱迪思Avant平台：专为中端FPGA市场量身打造

引言
几十年来，FPGA产品一直是设计工程师所熟知且经常使用的电子硬件。FPGA通常使用逻辑单元（LC）来区分逻辑密度。可以根据逻...

莱迪思Avant平台：专为中端FPGA市场量身打造-ChipDebug

莱迪思Avant平台：专为中端FPGA市场量身打造-ChipDebug

莱迪思Avant平台：专为中端FPGA市场量身打造-ChipDebug

Lattice-莱迪斯

评分

等级-LV2-ChipDebug

3年前更新48次阅读

FPGA开发流程：详解每一环节的物理含义和实现目标

要知道，要把一件事情做好，不管是做哪们技术还是办什么手续，明白这个事情的流程非常关键，它决定了这件事情的顺利进行与否。同...

FPGA开发流程：详解每一环节的物理含义和实现目标-ChipDebug

FPGA开发流程：详解每一环节的物理含义和实现目标-ChipDebug

FPGA开发流程：详解每一环节的物理含义和实现目标-ChipDebug

+15

FPGA开发流程：详解每一环节的物理含义和实现目标-ChipDebug

FPGA常见问题

1

等级-LV1-ChipDebug

3年前更新97次阅读

FPGA与嵌入式CPU的Local Bus接口调试

Local Bus总线又称为CPU总线，根据高低位地址线序的差异，又可分为Motorola CPU总线和Intel CPU总线。古老的CS51单片机就是Intel...

FPGA与嵌入式CPU的Local Bus接口调试-ChipDebug

FPGA与嵌入式CPU的Local Bus接口调试-ChipDebug

FPGA与嵌入式CPU的Local Bus接口调试-ChipDebug

+10

FPGA与嵌入式CPU的Local Bus接口调试-ChipDebug

FPGA常见问题

评分

等级-LV1-ChipDebug

3年前更新16次阅读

FPGA之按键控制LED

一、按键开关
1、按键开关（轻触开关）：主要是指轻触式按键开关，属于电子元器件类，使用时以满足操作力的条件向开关操作方向施...

FPGA之按键控制LED-ChipDebug

FPGA之按键控制LED-ChipDebug

FPGA之按键控制LED-ChipDebug

FPGA之按键控制LED-ChipDebug

FPGA常见问题

评分

等级-LV1-ChipDebug

3年前更新129次阅读

使用Quartus II做FPGA设计遭遇的一些问题

问题1：Error:Width mismatch in pin_name – source is
。。。
这个是原理图设计部门IO端口的命名问题，要求命名中也必须包含端...

使用Quartus II做FPGA设计遭遇的一些问题-ChipDebug

使用Quartus II做FPGA设计遭遇的一些问题-ChipDebug

评分

等级-LV1-ChipDebug

3年前更新176次阅读

【FPGA】Synopsys vcs2018仿真问题汇总

1.重启后lisense问题
【问题原因】
可能是lmgrd服务不正常导致的，这边通过下面几个步骤解决切换到root用户
su root 彻底关闭lm...

【FPGA】Synopsys vcs2018仿真问题汇总-ChipDebug

【FPGA】Synopsys vcs2018仿真问题汇总-ChipDebug

【FPGA】Synopsys vcs2018仿真问题汇总-ChipDebug

+2

【FPGA】Synopsys vcs2018仿真问题汇总-ChipDebug

FPGA常见问题

评分

等级-LV1-ChipDebug

3年前更新84次阅读

Vitis 自定义 IP 时报错 no input files compilation terminated. make[3]: 需要做出修改

今天用 Vivado 自定义了一个 IP，在导入到 Vitis 中 platform bulit project 失败，有这样的报错："arm-xilinx-eabi-gcc.exe: error: *.c: Invalid argument arm-xilinx-eabi-gcc.exe: fatal error: no input files compilation terminated. make[3]: ***...

评分

等级-LV1-ChipDebug

3年前更新41次阅读

ASYNC_REG 属性

ASYNC_REG属性一般用于跨时钟域的数据同步上，该属性指定：寄存器可以接受异步数据或者该寄存器是一个位于同步链上的同步寄存器...

ASYNC_REG 属性-ChipDebug

ASYNC_REG 属性-ChipDebug

评分

等级-LV2-ChipDebug

3年前更新11次阅读

关于FPGA CPU设计的一些心得体会

最近在设计cpu，是基于mips32指令的体系。设计的很头疼，但是花了时间后发现其实还是蛮有趣的，而且还有一些技巧在里面，今天我就分享出来。1.首先要把CPU放到最大化角度来看待这个问题:2.0版本中,CPU可以用更小、更轻量级的方式去处理它们之间的关系;3.1版本...

FPGA常见问题

评分

等级-LV2-ChipDebug

3年前更新93次阅读

Vivado的设置不能保存

Vivado的设置不能保存
1.Vivado的设置保存在xml文件中，可能在启动软件时这个xml文件被重写了。
Vivado配置文件保存的路径：
%Ap...

Vivado的设置不能保存-ChipDebug

Vivado的设置不能保存-ChipDebug

评分

等级-LV1-ChipDebug

3年前更新20次阅读

FPGA状态机中的独热编码（One-hot）Fsm onehot

独热编码即 One-Hot 编码，又称一位有效编码，其方法是使用N位状态寄存器来对N个状态进行编码，每个状态都有它独立的寄存器位，...

FPGA状态机中的独热编码（One-hot）Fsm onehot-ChipDebug

FPGA常见问题

评分

等级-LV1-ChipDebug

3年前更新19次阅读

国外数字书籍第5期

01Combinational Logic Circuits本书致力于数字电路的分析和设计，其中信号只能假设两种可能的逻辑电平。它涉及数字电子的基本...

国外数字书籍第5期-ChipDebug

国外数字书籍第5期-ChipDebug

国外数字书籍第5期-ChipDebug

FPGA新闻资讯

评分

等级-LV1-ChipDebug

3年前更新48次阅读

FPGA做正则匹配和网络安全，究竟有多大的优势？

网络安全已经被提升为国家战略的高度，高校里面的新增的一级学科，前几年，中央网信办、教育部公布了“一流网络安全学院建设示范...

FPGA做正则匹配和网络安全，究竟有多大的优势？-ChipDebug

FPGA做正则匹配和网络安全，究竟有多大的优势？-ChipDebug

FPGA做正则匹配和网络安全，究竟有多大的优势？-ChipDebug

+14

FPGA做正则匹配和网络安全，究竟有多大的优势？-ChipDebug

FPGA新闻资讯

评分

等级-LV1-ChipDebug

3年前更新85次阅读

Modelsim的仿真之路（结束篇之波形比较）

前言
有备份习惯的人都会在遇到一些问题时，把备份前后的内容进行比较，用以了解改动的地方是否为该问题的导致因素。
在仿真上，...

Modelsim的仿真之路（结束篇之波形比较）-ChipDebug

Modelsim的仿真之路（结束篇之波形比较）-ChipDebug

Modelsim的仿真之路（结束篇之波形比较）-ChipDebug

+18

Modelsim的仿真之路（结束篇之波形比较）-ChipDebug

FPGA常见问题

评分

等级-LV1-ChipDebug

3年前更新203次阅读

Modelsim的仿真之路（代码覆盖率）

01
对于仿真的激励测试，其实会有代码覆盖率一说，不过我们平常可能更多是功能覆盖，代码覆盖估计关注的人要少些，不过作为相对...

Modelsim的仿真之路（代码覆盖率）-ChipDebug

Modelsim的仿真之路（代码覆盖率）-ChipDebug

Modelsim的仿真之路（代码覆盖率）-ChipDebug

+23

Modelsim的仿真之路（代码覆盖率）-ChipDebug

FPGA常见问题

评分

等级-LV1-ChipDebug

3年前更新152次阅读

Modelsim的仿真之路（Memory小技能）

续上
许久没更新了，间歇性来写写，还是继续Modelsim中关于内存的操作，涉及的文件可在文末自行获取，本篇对应memory的文件夹。
...

Modelsim的仿真之路（Memory小技能）-ChipDebug

Modelsim的仿真之路（Memory小技能）-ChipDebug

Modelsim的仿真之路（Memory小技能）-ChipDebug

+30

Modelsim的仿真之路（Memory小技能）-ChipDebug

FPGA常见问题

评分

等级-LV1-ChipDebug

3年前更新128次阅读

Modelsim的仿真之路（激励文件“逆”生成）

前序
对于激励文件，我常用的是直接手写，最初学这个的时候，好像是用的Quartus里的那个Modelsim-Altera的工具去弄了下图形化编...

Modelsim的仿真之路（激励文件“逆”生成）-ChipDebug

Modelsim的仿真之路（激励文件“逆”生成）-ChipDebug

Modelsim的仿真之路（激励文件“逆”生成）-ChipDebug

+27

Modelsim的仿真之路（激励文件“逆”生成）-ChipDebug

FPGA常见问题

评分

等级-LV1-ChipDebug

3年前更新160次阅读

Modelsim的仿真之路（开始搞“波形”啦~）

闲序
忙了比较长的一段时间，又可以接着续上一些记录了，对于Modlsim的工程之类的操作也都已经有所涉及，现在该开始具体仿真图的...

Modelsim的仿真之路（开始搞“波形”啦~）-ChipDebug

Modelsim的仿真之路（开始搞“波形”啦~）-ChipDebug

Modelsim的仿真之路（开始搞“波形”啦~）-ChipDebug

+19

Modelsim的仿真之路（开始搞“波形”啦~）-ChipDebug

FPGA常见问题

评分

等级-LV1-ChipDebug

3年前更新212次阅读

Modelsim的仿真之路（多个库的使用）

准备
在Modelsim系列的第一篇有讲到过，在modelsim中，库分为了工作库和资源库，本篇将介绍如何进行资源库的使用。
在开始前，先...

Modelsim的仿真之路（多个库的使用）-ChipDebug

Modelsim的仿真之路（多个库的使用）-ChipDebug

Modelsim的仿真之路（多个库的使用）-ChipDebug

+10

Modelsim的仿真之路（多个库的使用）-ChipDebug

FPGA常见问题

评分

等级-LV1-ChipDebug

3年前更新128次阅读

Modelsim的仿真之路（仿真工程的使用）

前言
上一篇介绍了基础仿真的流程，本篇将以工程的形式来介绍ModelSim的仿真使用，工程一般由：根目录+源码+work库+资源库+仿真...

Modelsim的仿真之路（仿真工程的使用）-ChipDebug

Modelsim的仿真之路（仿真工程的使用）-ChipDebug

Modelsim的仿真之路（仿真工程的使用）-ChipDebug

+22

Modelsim的仿真之路（仿真工程的使用）-ChipDebug

FPGA常见问题

评分

等级-LV1-ChipDebug

3年前更新168次阅读

Modelsim的仿真之路（基础仿真流程）

前言
缓了一段时间，该接着开始系列记录了，这一次将开始ModelSim的仿真之路，对于学FPGA或者从业于该行业的人来说，仿真是必不...

Modelsim的仿真之路（基础仿真流程）-ChipDebug

Modelsim的仿真之路（基础仿真流程）-ChipDebug

Modelsim的仿真之路（基础仿真流程）-ChipDebug

+30

Modelsim的仿真之路（基础仿真流程）-ChipDebug

FPGA常见问题

评分

等级-LV1-ChipDebug

3年前更新128次阅读

Vivado与ModelSim的联合仿真

Vivado自带的仿真，个人觉得跑一些小模块的仿真还是可以的，不过跑大的仿真系统，容易无体验感，建议用第三方工具，这边就直接对...

Vivado与ModelSim的联合仿真-ChipDebug

Vivado与ModelSim的联合仿真-ChipDebug

Vivado与ModelSim的联合仿真-ChipDebug

+12

Vivado与ModelSim的联合仿真-ChipDebug

评分

等级-LV2-ChipDebug

3年前更新696次阅读

缩短Vivado编译时间（1）：一些通用方法

Vivado编译时间受多方面因素的影响，这些因素包括流程（例如：是否采用增量流程，是否采用OOC综合方式）、选项设置（例如综合阶...

缩短Vivado编译时间（1）：一些通用方法-ChipDebug

缩短Vivado编译时间（1）：一些通用方法-ChipDebug

缩短Vivado编译时间（1）：一些通用方法-ChipDebug

+2

缩短Vivado编译时间（1）：一些通用方法-ChipDebug

1

等级-LV1-ChipDebug

3年前更新7次阅读

FPGA自动仿真的tcl脚本分享

quit -sim
.main clear
vlib work
vlog ./tb_fsm.v //仿真文件名

FPGA常见问题

评分

等级-LV1-ChipDebug

3年前更新5次阅读

FPGA的task用法示例

task key1_press; //name
integer i; //变量
begin
for (i=0;i<5000000;i=i+1)begin

FPGA新闻资讯

评分

等级-LV1-ChipDebug

3年前更新8次阅读

02FPGA的巨大优势

在FPGA诞生的初期，计算机研究员是最先感受到FPGA的巨大优势的。
在此之前，要想实现一个新计算机体架构的设计想法，必须要开发...

02FPGA的巨大优势-ChipDebug

02FPGA的巨大优势-ChipDebug

02FPGA的巨大优势-ChipDebug

FPGA新闻资讯

评分

等级-LV1-ChipDebug

3年前更新27次阅读

01什么是FPGA？

FPGA 是一种硬件可重构的体系结构。它的英文全称是Field Programmable Gate Array，中文名是现场可编程门阵列。
FPGA就是一个可...

01什么是FPGA？-ChipDebug

01什么是FPGA？-ChipDebug

01什么是FPGA？-ChipDebug

+3

01什么是FPGA？-ChipDebug

FPGA新闻资讯

评分

等级-LV2-ChipDebug

3年前更新291次阅读

使用VS code的TerosHDL插件完成对verilog代码的排版

TerosHDL插件具有Format功能，可以对一些排版不好的或者复制的代码进行初步排版，方便阅读。
如图所示，配置完想要的排版格式后...

使用VS code的TerosHDL插件完成对verilog代码的排版-ChipDebug

使用VS code的TerosHDL插件完成对verilog代码的排版-ChipDebug

使用VS code的TerosHDL插件完成对verilog代码的排版-ChipDebug

FPGA常见问题

评分

等级-LV1-ChipDebug

3年前更新119次阅读

如何禁止vivado自动生成 bufg

方法 1
在自动生成bufg 的出发引脚，设置net 的属性：
set_property CLOCK_BUFFER_TYPE NONE [get_nets -of_object [get_p...

如何禁止vivado自动生成 bufg-ChipDebug

如何禁止vivado自动生成 bufg-ChipDebug

评分

等级-LV1-ChipDebug

3年前更新17次阅读

FPGA：数字电路简介

文章目录数字电路的历史电子管时代晶体管时代半导体集成电路IC 时代 IC的发展阶段 EDA (Electronics Design Automation) 技...

FPGA：数字电路简介-ChipDebug

FPGA常见问题

评分

上一页 1…307 308309310 311…1068 下一页跳转