SOC FPGA论坛首页-ChipDebug-第43页

SOC FPGA论坛首页-ChipDebug-第43页

等级-LV1-ChipDebug

8年前发布109次阅读

XILINX、ALTERA、LATTICE、ACTEL有没有哪一家的fpga可以支持PCIE 4.0？

该帖子内容已隐藏，请评论后查看

登录后继续评论

Lattice-莱迪斯

评分

等级-LV2-ChipDebug

7年前发布109次阅读

VIVADO综合——综合工具如何处理BRAM原语/宏属性中的init文件集？

描述在我的设计中，我实例化了一个BRAM原语（如RAMB18E1、RAMB36E1）或BRAM宏（例如BrimthTdpHy宏，BrAMSDSDPGUMLY），并在Verilog／VHDL代码中设置了iNITX文件属性。但是，初始文件的内容不加载到BRAM中。这是预期的行为吗？解决方案这是预期的行为。VIVADO...

评分

等级-LV1-ChipDebug

7年前发布109次阅读

分享一下我FPGA软核CRC校验防破解思路

我一直反对用分支判断校验和的对错。因为解密者可以反汇编后，把分支改为无条件跳转。这样就跳过了验证过程。
正确的方法是把校验和去异或其他的重要数据。最后校验和再经过处理后为0。那么用0异或任何数据都不会改变。假如校验和错误，那么再经过处理后就不...

FPGA常见问题

评分

等级-LV1-ChipDebug

3年前发布109次阅读

FPGA 信号输出功率不足

板上信号输出电压为1.2v即使接了电平转换器也只能提升一点点电压，如果我想要使用该信号驱动TB6600，我应该对信号进行怎样的处理‘

FPGA常见问题

评分

等级-LV1-ChipDebug

7年前发布109次阅读

RapidIO IP核SDC文件中的时序约束导致时序分析错误

该帖子内容已隐藏，请评论后查看

登录后继续评论

评分

等级-LV2-ChipDebug

4年前发布109次阅读

Xilinx UltraScale 介绍与产品选型

1 介绍
Xilinx 全新 16 纳米及 20 纳米 UltraScale™ 系列基于首款架构，不仅覆盖从平面到 FinFET 技术乃至更高技术的多个节点，...

Xilinx UltraScale 介绍与产品选型-ChipDebug

Xilinx UltraScale 介绍与产品选型-ChipDebug

Xilinx UltraScale 介绍与产品选型-ChipDebug

+5

Xilinx UltraScale 介绍与产品选型-ChipDebug

评分

等级-LV1-ChipDebug

7年前发布109次阅读

Lattice PCIe DevKit端点参考设计是否支持Write-Combining事务？结论

Write-Combining允许CPU将64字节MWr TLP突发到PCIe端点，但有一些含义。
PC CPU具有称为写入组合（WC）的存储器缓存模式。 Write Combining允许CPU的内存管理器缓冲写入相同地址范围的写入。一旦WC高速缓存行（当前Pentiums为64字节）被填满，存储器管理器就...

Lattice-莱迪斯

评分

等级-LV1-ChipDebug

3年前更新109次阅读

Xilinx FPGA AI开发工具 AIE(3)—理解AIE编程中的Kernel

在上一篇文章中我们介绍了AIE中的graph。graph通常在一个.h文件中描述，可认为是AIE应用工程的顶层文件，位置仅次于仿真文件，我...

Xilinx FPGA AI开发工具 AIE(3)—理解AIE编程中的Kernel-ChipDebug

Xilinx FPGA AI开发工具 AIE(3)—理解AIE编程中的Kernel-ChipDebug

Xilinx FPGA AI开发工具 AIE(3)—理解AIE编程中的Kernel-ChipDebug

等级-LV1-ChipDebug

作者2

https://chipdebug.com/forum-post/52660.html https://chipdebug.com/forum-post/52681.html

评分

等级-LV2-ChipDebug

3年前更新109次阅读

如何从“Fault”中恢复并等待某些事情继续进行操作？

该帖子内容已隐藏，请评论后查看

登录后继续评论

Lattice-莱迪斯

评分

等级-LV2-ChipDebug

7年前发布109次阅读

VelTeX计时-对于不同端口（TBCCS）定时参数，CKLA-> CLKB设置时间是什么？

该帖子内容已隐藏，请登录后查看

登录后继续查看

评分

等级-LV1-ChipDebug

1年前发布108次阅读

提问chipwatcher一直读不到数据

eg4a20bg256 td4.6.7使用chipwatcher一直读不到正确的数据，系统使用的采样时钟100MHz，猜不到内部信号状态，并且在控制台一直刷新显示读状态值

评分

等级-LV1-ChipDebug

5年前发布108次阅读

Xilinx platform studio 新建工程闪退

各路大神：在使用 Xilinx platform studio的时候，新建工程就闪退（win10系统），不知各位遇到过没有？如附件图，点击红框就闪退...

Xilinx platform studio 新建工程闪退-ChipDebug

评分

等级-LV2-ChipDebug

7年前发布108次阅读

FPGA Express -推断锁存器使用LDH1组件而不是其他原语（LDCE，LDC）。

该帖子内容已隐藏，请登录后查看

登录后继续查看

评分

等级-LV2-ChipDebug

7年前发布108次阅读

13.2 PlanAhead – DRC错误：端口属性不一致（PORTPROP）

描述 PlanAhead 13.2软件针对驱动强度发出以下DRC违规。端口属性不一致（PORTPROP）端口ECM_DQ [32]具有驱动强度（12），但其I / O标准（HSTL_II_T_DCI）不允许使用驱动强度但是，我的源中未指定DRIVE约束。此外，实施可以成功完成。为什么PlanAhead软件...

评分

等级-LV2-ChipDebug

1年前更新108次阅读

2012.2 Vivado – 无法压缩包含“.elf”文件的bitsream

该帖子内容已隐藏，请登录后查看

登录后继续查看

评分

等级-LV1-ChipDebug

6年前发布108次阅读

请教LATTICE MIPI_CSI2_Serial2Parallel_Bridge 与 Serdes参考设计在同一个工程中无法编译的问题。

大家好。在移植LATTICE MIPI的参考设计 MIPI_CSI2_Serial2Parallel_Bridge 时候出现了一个问题。单独只跑参考例程是能够跑完整...

请教LATTICE MIPI_CSI2_Serial2Parallel_Bridge 与 Serdes参考设计在同一个工程中无法编译的问题。-ChipDebug

请教LATTICE MIPI_CSI2_Serial2Parallel_Bridge 与 Serdes参考设计在同一个工程中无法编译的问题。-ChipDebug

Lattice-莱迪斯

评分

等级-LV2-ChipDebug

4年前发布108次阅读

[FPGA 实现及PCIe IP 核知识点] 写为什么不能超越写？和你想象的一样吗？

该帖子内容已隐藏，请登录后查看

登录后继续查看

FPGA常见问题

评分

等级-LV2-ChipDebug

7年前发布108次阅读

想问下针对64bit的除法~有什么好的建议吗？

该帖子内容已隐藏，请登录后查看

登录后继续查看

FPGA常见问题

评分

等级-LV2-ChipDebug

4个月前更新108次阅读

Allegro 设置Spacing间距规则汇总

废话不多说，直接上图说明：
因为allegro约束规则还是比较细致，特别是间距规则设置比较多，所以一定要搞明白。
1.差分对的对内...

Allegro 设置Spacing间距规则汇总-ChipDebug

Allegro 设置Spacing间距规则汇总-ChipDebug

Allegro 设置Spacing间距规则汇总-ChipDebug

+2

Allegro 设置Spacing间距规则汇总-ChipDebug

评分

等级-LV1-ChipDebug

5年前发布107次阅读

如何打开一个已存在的ModelSim工程

该帖子内容已隐藏，请评论后查看

登录后继续评论

FPGA常见问题

评分

等级-LV2-ChipDebug

7年前发布107次阅读

安装 – 如何找出在Linux中运行Vivado工具所需的库？

该帖子内容已隐藏，请登录后查看

登录后继续查看

评分

等级-LV1-ChipDebug

1年前更新107次阅读

已解决安路FPGA，程序加密问题

安路FPGA，EF2L15系列，程序应如何加密，防止破解？

评分

等级-LV2-ChipDebug

4个月前更新107次阅读

Cadence（九）17.4规则与间距设置

目录
1.布线规则
2.NECK走线
3.差分走线相关设置

Cadence（九）17.4规则与间距设置-ChipDebug

Cadence（九）17.4规则与间距设置-ChipDebug

Cadence（九）17.4规则与间距设置-ChipDebug

+11

Cadence（九）17.4规则与间距设置-ChipDebug

评分

等级-LV2-ChipDebug

8年前发布107次阅读

Diamond 3.9 64-bit Encryption Pack for Windows这个工具谁有？

我司有一块VERSA ECP3的评估板被之前的FAE加密了，需要安装Diamond 3.9 64-bit Encryption Pack for Windows这个工具，我到官网下载官官网要求审核我的信息，48小时后回复我，可是我没有等到回复，这个软件还是下载不了，版本比它低的也是一样下载不了。

Lattice-莱迪斯

评分

等级-LV1-ChipDebug

2年前更新107次阅读

已解决国产安路 RAM 加载 .mif文件加载不进去出现 there is an error in the mif ,please select the correct.

国产安路 RAM 加载 .mif文件加载不进去出现 there is an error in the mif ,please select the correct.-ChipDebug

评分

等级-LV1-ChipDebug

7年前发布107次阅读

错误（10170）：Verilog HDL语法错误 .v（line_number）靠近文本“，”;期待一个操作数

由于Quartus®II13.1及更高版本中的问题，编译从块设计文件（ .bdf ）转换的Verilog HDL文件时可能会出现以下错误。导致错误的原因是生成的Verilog HDL文件在端口连接中有一个额外的逗号。解决/修复方法要解决该错误，请手动删除< Verilog_file > .v...

评分

等级-LV2-ChipDebug

7年前发布107次阅读

Vivado约束 – 了解层次结构分隔符“/”如何在XDC和UCF中使用通配符*

描述在ISE中，我可以在UCF中使用以下命令在设计中查询寄存器“a_inst / b_inst / c_inst / data_out_reg_r”： INST“* / data_out_reg_r”TNM =“group1”; 但是，当我使用相同的模式在Vivado中查询相同的寄存器（保留设计层次结构）时，我得到以下内容：...

评分

等级-LV2-ChipDebug

3年前更新107次阅读

谁能给我一个3.8.0.115.3_Diamond_x64的license？

谁能给我一个3.8.0.115.3Diamondx64的license？我之前用的是3.5版本的DIAMOND，但是现在由于器件生级需要使用3.8版本的软件，谁有，麻烦发一个给？

Lattice-莱迪斯

评分

等级-LV2-ChipDebug

8年前发布107次阅读

谁有Marvell 88E1510 的规格书啊

在网上搜了一下这个PHY的规格书，根本找不着呃，谁能帮帮忙传我一份？

FPGA常见问题

评分

等级-LV3-ChipDebug

2年前更新107次阅读

PotatoPie 2.1/3.0 教程(4) —— 实验3 FPGA通过无源蜂鸣器实现音乐播放

Demo3 主要演示FPGA+无源蜂鸣器实现音乐的播放。
1.实验说明
这个实验需要接无源蜂鸣器模块，引脚连接查看adc文件这里。LOCATION...

PotatoPie 2.1/3.0 教程(4) —— 实验3 FPGA通过无源蜂鸣器实现音乐播放-ChipDebug

PotatoPie 2.1/3.0 教程(4) —— 实验3 FPGA通过无源蜂鸣器实现音乐播放-ChipDebug

PotatoPie 2.1/3.0 教程(4) —— 实验3 FPGA通过无源蜂鸣器实现音乐播放-ChipDebug

+8

PotatoPie 2.1/3.0 教程(4) —— 实验3 FPGA通过无源蜂鸣器实现音乐播放-ChipDebug

评分

上一页 1…41 424344 45…1065 下一页跳转