SOC FPGA论坛首页-ChipDebug-第48页

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3年前更新35次阅读

异步FIFO（一）

在进入主题前，先介绍两个概念，亚稳态和格雷码
亚稳态的介绍：
对于采样电路中，一个信号在过渡到另一个时钟域时，如果仅仅用一...

异步FIFO（一）-ChipDebug

异步FIFO（一）-ChipDebug

异步FIFO（一）-ChipDebug

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异步FIFO（一）-ChipDebug

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UCOSIII在ZYNQ上教程

在ZYNQ上移植UCOSIII版本：Vivado2018.3UCOS对Xilinx SDK适配的版本：Version1.45注意：目前这个是Micrium官网的最新版本，该版...

UCOSIII在ZYNQ上教程-ChipDebug

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FPGA CPLD资料源码分享

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在VScode中自动生成Verilog仿真文件（Python）

一、实现功能1、可以自动创建文件夹2、根据Verilog文件自动生成测试文件模板（TB文件名字是）3、自动打开生成的文件4、自动调取m...

在VScode中自动生成Verilog仿真文件（Python）-ChipDebug

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学习网站汇总

今天给大家推荐几个有趣的网站1、Z-library这个网站书多，想要搜的书基本都能找到（英文书），目前淘宝或者咸鱼卖的书很多都是出...

学习网站汇总-ChipDebug

学习网站汇总-ChipDebug

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PCIe I/O时钟架构

导言：这篇为PCIe要提及的时钟类型作个小铺垫，可以大致作一个了解，想深入了解可以参考更加细致的文献。三种基本的I/O架...

PCIe I/O时钟架构-ChipDebug

PCIe I/O时钟架构-ChipDebug

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PCIe I/O时钟架构-ChipDebug

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PCIe架构概述（二）

不用通用时钟如前所述，PCIe Link不需要通用时钟(Common Clock)，因为它使用源同步模型，这意味着发送器将时钟提供给接收器以...

PCIe架构概述（二）-ChipDebug

PCIe架构概述（二）-ChipDebug

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PCIe架构概述（二）-ChipDebug

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PCIe架构概述（三）

PCIe专题设备层简介PCIe定义了分层的架构，如图2-12所示。可以将这些层在逻辑上拆分为两个独立运行的部分，因为它们各自具有用...

PCIe架构概述（三）-ChipDebug

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PCIe架构概述（三）-ChipDebug

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亚稳态详解

一、介绍
在同步系统中，数据始终相对于时钟具有固定的关系当该关系满足设备的建立和保持要求时，输出将在其指定的传播延迟时间...

亚稳态详解-ChipDebug

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亚稳态详解-ChipDebug

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时序基础概念专题（一）

一、静态时序分析1.1、什么是STA（Static Timing Analysis/静态时序分析）静态时序分析是一种通过对添加延迟的时序路径（包括栅...

时序基础概念专题（一）-ChipDebug

FPGA常见问题

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时序基础概念专题（一）

一、静态时序分析
1.1、什么是STA（Static Timing Analysis/静态时序分析）
静态时序分析是一种通过对添加延迟的时序路径（包括...

时序基础概念专题（一）-ChipDebug

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3年前更新11次阅读

时序基础概念专题（二）

2.2 时序路径的种类
数字逻辑可以分解为许多时序路径，时序路径可以是以下任意一种：
1、寄存器/锁存器的时钟引脚到另一个寄存器...

时序基础概念专题（二）-ChipDebug

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2年前更新520次阅读

IP核讲解DMA/Bridge Subsystem for PCI Express（一）

一、基本介绍赛灵思7系列的FPGA都支持PCIe(Integrated Root Port and Endpoint)，Artix™-7支持Gen2x4的IP配置，Kintex™-7 和 V...

IP核讲解DMA/Bridge Subsystem for PCI Express（一）-ChipDebug

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以太网IP核代码（verilog）

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FPGA开源项目

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3年前更新32次阅读

学习FPGA的小Tips（一）

一、Verilog 编码风格
（本文的语法高亮因为浏览器的缘故，所以不准确）
1.1 使用“`include编译器指令”
文件包含“`include编译器指令”用于在合成过程中将源文件的全部内容插入到另一个文件中。它通常用于包括全局项目定义，而无需在多个文件中重复相同的...

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3年前更新16次阅读

IIC专题代码篇（二）

三、顶层模块// synopsys translate_off
`include "timescale.v"
// synopsys translate_on
`include "i2c_master_defines.v"

IIC专题代码篇（二）-ChipDebug

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IIC专题代码篇（一）

一、IIC主机bit控制// Timing: Normal mode Fast mode
/////////////////////////////////////////////////////////////////////...

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3年前更新9次阅读

IIC专题原理及应用篇（二）

二、结构
I2C内核围绕四个主要模块构建；时钟发生器，字节命令控制器，位命令控制器和DataIO移位寄存器。所有其他模块用于接口或...

IIC专题原理及应用篇（二）-ChipDebug

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3年前更新13次阅读

IIC专题原理及应用篇（一）

注：文章是基于IIC的IP核代码
支持三种传输速度：100Kbps，400Kbps，3.5Mbps（需要特殊IO支持）
兼容飞利浦IIC标准
具体代码可以...

IIC专题原理及应用篇（一）-ChipDebug

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3年前更新14次阅读

RTL设计风格及Verilog编码规范（一）

一、同步设计
1.1 时钟的同步设计
关注问题：
（1）设计中尽可能使用单时钟和单时钟边沿触发

RTL设计风格及Verilog编码规范（一）-ChipDebug

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3年前更新74次阅读

同步FIFO和异步FIFO原理

一、使用同步FIFO传输数据
在系统设计期间,有几个工作在不同频率上的组件(器件),例如处理器,外围设备等,它们有时可能具有自己的...

同步FIFO和异步FIFO原理-ChipDebug

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AXI-Stream的IP核

今天带来的开源IP是AXI-Stream 语言：Verilog来源：https://github.com/alexforencich/verilog-axis/介绍：AXI Stream 总线组件的集合。大多数组件的接口宽度都可以完全参数化。包括带有智能总线协同仿真端点的完整 MyHDL 测试平台。特点：AXI stream bus wi...

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3年前更新12次阅读

RTL设计风格及Verilog编码规范（二）异步时钟处理

一、时钟
1.1 为时钟生成电路建立单独模块
1、对于时钟生成电路，建议使用一个单独的模块管理（复位同样建议这样做）
2、不要对...

RTL设计风格及Verilog编码规范（二）异步时钟处理-ChipDebug

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3年前更新18次阅读

PCIe架构概述（四）

PCIe专题非报告事务普通读：图2-18显示了一个从端点发送到系统内存的内存读取请求的示例。有关TLP内容的详细讨论，请参阅第5章，...

PCIe架构概述（四）-ChipDebug

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WaveDrom波形软件

一、WaveDrom介绍
这个软件很简单，是以代码的形式来描述波形，有在线版本和软件版本，这里面都有一个简单的介绍文档，几乎不需...

WaveDrom波形软件-ChipDebug

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1年前更新1392次阅读

I3C协议讲解及其Verilog代码

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同步复位与异步复位设计技术

一、导言
在具体讨论同步复位和异步之前，我们先提出一些基本原则以及涉及到的问题，在系统中使用同步复位还是异步复位？他们各...

同步复位与异步复位设计技术-ChipDebug

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FPGA应用设计的优秀电源管理解决方案~

为FPGA应用设计良好的电源管理解决方案并非简单的任务，而目前已经有许多相关的技术讨论。今天为大家分享的内容一方面旨在找到正...

FPGA应用设计的优秀电源管理解决方案~-ChipDebug

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什么是JESD204标准，为什么我们要重它？

一种新的转换器接口的使用率正在稳步上升，并且有望成为未来转换器的协议标准。这种新接口JESD204诞生于几年前，其作为转换...

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如何使用JESD204B同步多个ADC？

许多通信、仪器仪表和信号采集系统需要同时通过多个模数转换器(ADC)对模拟输入信号进行采样。由于这些输入信号各自有不同的延迟...

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3年前更新10次阅读

如何用一个GPIO数字接口测量温度

Q:如果系统中的FPGA/微处理器上只剩下一个GPIO，该如何进行模拟测量？A:可以使用电压-频率转换器代替模数转换器。在关注机器健...

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