SOC FPGA论坛首页-ChipDebug-第48页

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4年前更新42次阅读

FPGA时序约束实战篇之多周期路径约束

多周期路径约束多周期路径，我们一般按照以下4个步骤来约束：带有使能的数据首先来看带有使能的数据，在本工程中的Tmi...

FPGA时序约束实战篇之多周期路径约束-ChipDebug

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FPGA时序约束实战篇之延迟约束

延迟约束对于延迟约束，相信很多同学是不怎么用的，主要可能就是不熟悉这个约束，也有的是嫌麻烦，因为有时还要计算PCB上...

FPGA时序约束实战篇之延迟约束-ChipDebug

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FPGA时序约束之Vivado辅助工具

时序约束辅助工具
上面我们讲的都是xdc文件的方式进行时序约束，Vivado中还提供了两种图形界面的方式，帮我们进行时序约束：...

FPGA时序约束之Vivado辅助工具-ChipDebug

FPGA时序约束之Vivado辅助工具-ChipDebug

FPGA时序约束之Vivado辅助工具-ChipDebug

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Vivado调试小结：ILA debug中的数据也许并不可信

FPGA的调试是个很蛋疼的事，即便Vivado已经比ISE好用了很多，但调试起来依旧蛋疼。即便是同一个程序，FPGA每次重新综合、实现后结果都多多少少会有所不同。而且加入到ila中的数据会占用RAM资源，影响布局布线的结果。
尤其是在时序紧张的情况下，ila...

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4年前更新70次阅读

Xilinx FPGA RAM IP Core中 Write First Read First和No Change的区别

当我们调用RAMO的IP时，无论是单端口还是双端口模式，都会有个选项：
可能很多人都没注意过这个选项，记得毕业季去华为面试...

Xilinx FPGA RAM IP Core中 Write First Read First和No Change的区别-ChipDebug

Xilinx FPGA RAM IP Core中 Write First Read First和No Change的区别-ChipDebug

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4年前更新60次阅读

为什么Xilinx推荐的FPGA工程中使用XPM？

首先，什么是XPM？可能很多人没听过也没用过，它的全称是Xilinx Parameterized Macros，也就是Xilinx的参数化的宏，跟原语的...

为什么Xilinx推荐的FPGA工程中使用XPM？-ChipDebug

为什么Xilinx推荐的FPGA工程中使用XPM？-ChipDebug

为什么Xilinx推荐的FPGA工程中使用XPM？-ChipDebug

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4年前更新64次阅读

Vivado中模块封装成edif和dcp

我们完成Vivado的工程后，大部分情况不能把整个工程的源代码都直接给客户或者其他工程师，需要我们先进行一些封装后再给他们...

Vivado中模块封装成edif和dcp-ChipDebug

Vivado中模块封装成edif和dcp-ChipDebug

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4年前更新167次阅读

Xilinx FPGA Partial Reconfiguration 部分重配置详细教程

Partial Reconfiguration（部分重配置）在现在的FPGA应用中越来越常见，我们这次的教程以Project模式为例来说明部分重配置的...

Xilinx FPGA Partial Reconfiguration 部分重配置详细教程-ChipDebug

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4年前更新96次阅读

如何使用Git进行Vivado工程的管理

git有多好用我就不用多说了，可谓是程序员必备技能之一。对于一般的软件代码来说，只需把源文件进行git管理即可。但对于FP...

如何使用Git进行Vivado工程的管理-ChipDebug

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4年前更新43次阅读

影响FPGA时序的进位链（Carry Chain），你用对了么？？

在FPGA中我们写的最多的逻辑是什么？相信对大部分朋友来说应该都是计数器，从最初板卡的测试时我们会闪烁LED，到复杂的AXI总...

影响FPGA时序的进位链（Carry Chain），你用对了么？？-ChipDebug

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FPGA时序约束之Vivado辅助工具

时序约束辅助工具
上面我们讲的都是xdc文件的方式进行时序约束，Vivado中还提供了两种图形界面的方式，帮我们进行时序约束：...

FPGA时序约束之Vivado辅助工具-ChipDebug

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FPGA时序约束之Vivado辅助工具-ChipDebug

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4年前更新56次阅读

FPGA时序约束之Tcl命令的对象及属性

Vivado时序约束中Tcl命令的对象及属性在前面的章节中，我们用了很多Tcl的指令，但有些指令并没有把所有的参数多列出来解释，...

FPGA时序约束之Tcl命令的对象及属性-ChipDebug

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4年前更新83次阅读

Xilinx FPGA 工具Vivado时序收敛技术（一） Baseline基础理论

本文整理自Xilinx公开课：Vivado时序收敛技术。
有些知识在公开课中讲的并不是很细，因此我又对齐进行了整理，分为了几篇文章。
...

Xilinx FPGA 工具Vivado时序收敛技术（一） Baseline基础理论-ChipDebug

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Hold Time违例，该如何解决

首先，我们要知道的是，Hold Time违例，是因为时钟绕的太远，到达时间太晚。而且综合之后给出的时序报告都是估计值，因此综合...

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4年前更新112次阅读

Xilinx Virtex7 FPGA Microblaze下DDR3测试

这篇文章我们讲一下Virtex7上DDR3的测试例程，Vivado也提供了一个DDR的example，但却是纯Verilog代码，比较复杂，这里我们把...

Xilinx Virtex7 FPGA Microblaze下DDR3测试-ChipDebug

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Xilinx FPGA复位的正确打开方式

本篇文章参考Xilinx White Paper：Get Smart About Reset: Think Local, Not Global在没看这篇文章前，回想一下平时我们常用...

Xilinx FPGA复位的正确打开方式-ChipDebug

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使用SystemVerilog简化FPGA中的接口

FPGA工程师们应该都会吐槽Verilog的语法，相当的不友好，尤其是对于有很多接口的模块，像AXI4/AXI-Lite这种常用的总线接口，...

使用SystemVerilog简化FPGA中的接口-ChipDebug

使用SystemVerilog简化FPGA中的接口-ChipDebug

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FPGA常见问题

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4年前更新200次阅读

Xilinx FPGA DDR突然初始化失败 Debug记录

背景：板卡用的一直好好的，硬件没有什么问题，DDR跑在2400M，也一直正常工作。
2021-08-09_13-03-25
但最近有个工程中，需要增...

Xilinx FPGA DDR突然初始化失败 Debug记录-ChipDebug

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4年前更新49次阅读

导出Xilinx FPGA的ILA数据到Python

导出ILA数据在空白处右键，选择Export ILA DataSnipaste_2021-08-19_15-53-47导出csv格式的文件，并选择文件路径和文件名：Sni...

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Vivado的Implementation都包含哪些步骤？

Vivado的Implementation主要有三大步：opt_design，会生成opt_desgin.dcpplace_design，会生成place_design.dcproute_design，...

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4年前更新77次阅读

Xilinx FPGA开发工具Vivado IP中的Shared Logic到底是干嘛的？

在很多Vivado的高速接口的IP中，比如Ethernet、PCIe、SRIO的设置中，都会有个Shared Logic的页面：
image-20210903124458...

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Xilinx FPGA的 GTX/GTH/GTY/GTP/GTZ/GTM有什么区别？

首先需要明确的一点是，他们都是高速收发器，只是传输速率同，速率大小为：
GTP < GPX < GTH < GTZ < G...

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Xilinx FPGA的 XDC约束中加入注释，为什么会导致该约束失效？

在Vivado工程的调试中，xdc文件指定管脚后，我们偶尔会临时修改管脚位置，但之前的位置信息还想保留在xdc中，因此很多工程师...

Xilinx FPGA的 XDC约束中加入注释，为什么会导致该约束失效？-ChipDebug

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Xilinx FPGA工具Vivado ECO实例教程一增加LUT（GUI操作)

什么是ECO？ECO 指的是Engineering Change Order，即工程变更指令。目的是为了在设计的后期，快速灵活地做小范围修改，从而...

Xilinx FPGA工具Vivado ECO实例教程一增加LUT（GUI操作)-ChipDebug

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4年前更新33次阅读

在Xilinx的FPGA中D触发器都有哪几种类型？对应什么样的代码？

今天我们来研究一下D触发器都有哪几种类型？又对应什么样的代码？在Xilinx的FPGA中，D触发器是下面这个样子：image-2021...

在Xilinx的FPGA中D触发器都有哪几种类型？对应什么样的代码？-ChipDebug

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4年前更新63次阅读

VS Code开发FPGA自动例化Verilog模块

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VS Code开发FPGA自动例化Verilog模块-ChipDebug

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FPGA常见问题

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FPGA跨异步时钟ASYNC_REG和XPM_CDC处理

FPGA中跨异步时钟处理的方法，是面试中经常碰到的问题，也是我们平时工作中经常会碰到的场景，对于单bit的跨异步时钟处理，...

FPGA跨异步时钟ASYNC_REG和XPM_CDC处理-ChipDebug

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FPGA管脚约束问题导致生成bit时报错如何在不重新Implentation情况下生成bit？

在FPGA开发中，我们经常遇到因为管脚忘记约束，导致最后生成bit的时候报错1.管脚电平未约束image-20211018181223102image-202110...

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Xilinx FPGA的 Ethernet MAC IP调试的小坑

本篇文章要写的是调试Xilinx网络IP时踩到的一个坑，也是控制PHY芯片时的一个坑，板卡上的PHY芯片是非常经典的88E1111，使用M...

Xilinx FPGA的 Ethernet MAC IP调试的小坑-ChipDebug

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Xilinx FPGA的DNA是什么？

对于Xilinx的FPGA，每一片都有一个专门的ID，就像我们的身份证号一样，每个都不一样，Xilinx也形象的把这个ID叫做DNA。7系列...

Xilinx FPGA的DNA是什么？-ChipDebug

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