SOC FPGA论坛首页-ChipDebug-第47页

SOC FPGA论坛首页-ChipDebug-第47页

等级-LV1-ChipDebug

4年前更新23次阅读

Xilinx Zynq UltraScale+ FPGA SOC 率先通过汽车功能安全全面认证

对于包含环视/自动泊车辅助（ APA ）系统的高级驾驶辅助系统（ ADAS ）、自动驾驶（ AD ），以及包含前置摄像头、激光雷达和毫米...

Xilinx Zynq UltraScale+ FPGA SOC 率先通过汽车功能安全全面认证-ChipDebug

Xilinx Zynq UltraScale+ FPGA SOC 率先通过汽车功能安全全面认证-ChipDebug

Xilinx Zynq UltraScale+ FPGA SOC 率先通过汽车功能安全全面认证-ChipDebug

FPGA新闻资讯

评分

等级-LV1-ChipDebug

3年前更新152次阅读

Vivado里如何使用模糊性的位置约束？

提到位置约束，我们会想到手工布局的方式，即画Pblock，将指定模块放入相应Pblock内，这既是面积约束又是位置约束，但显然这种约束是较为具体的位置约束。这种方式需要工程师有一定的经验，有时还需要借鉴参考Vivado之前的布局结果，换言之，我们确定的Pblock...

评分

等级-LV1-ChipDebug

4年前更新17次阅读

2022英特尔® FPGA中国技术周——11月18日网络日

11月14日至18日，2022英特尔® FPGA中国技术周（IFTD）将与全球各市场同步线上举办，来自国内外的技术专家将在五天的时间里，从...

2022英特尔® FPGA中国技术周——11月18日网络日-ChipDebug

FPGA新闻资讯

评分

等级-LV1-ChipDebug

4年前更新26次阅读

全新英特尔® Agilex™ FPGA 和 SoC 家族产品：更低功耗搭配更高性能

在近日于硅谷举办的英特尔 On 技术创新峰会上，英特尔预先展示了代号为 Sundance Mesa 的英特尔® Agilex™ FPGA 和 SoC 家族新品。该系产品采用英特尔® Agilex™ FPGA 家族早期产品的多项创新技术，为边缘应用、嵌入式应用和网络应用带来出色的能效表...

FPGA新闻资讯

评分

等级-LV1-ChipDebug

4年前更新17次阅读

聚创新之势，英特尔以领先技术和生态加速FPGA发展

今日，以“加速，让创新有迹可循”为主题的2022英特尔®FPGA中国技术周于线上拉开帷幕。期间，英特尔披露了其最新推出的基于Inte...

聚创新之势，英特尔以领先技术和生态加速FPGA发展-ChipDebug

FPGA新闻资讯

评分

等级-LV1-ChipDebug

4年前更新172次阅读

基于FPGA的CAN总线控制器的设计（附代码）

导读CAN 总线（Controller Area Network）是控制器局域网的简称，是 20 世纪 80 年代初德国 BOSCH 公司为解决现代汽车中众多的控...

基于FPGA的CAN总线控制器的设计（附代码）-ChipDebug

基于FPGA的CAN总线控制器的设计（附代码）-ChipDebug

基于FPGA的CAN总线控制器的设计（附代码）-ChipDebug

+7

基于FPGA的CAN总线控制器的设计（附代码）-ChipDebug

FPGA CPLD资料源码分享

1

等级-LV1-ChipDebug

4年前更新171次阅读

紫光同创FPGA官方推荐新书发布

喜获一本紫光同创FPGA开发的新书《FPGA开发及应用——基于紫光同创Logos系列器件及Verilog HDL》,感谢友人馈赠，特地跑来晒图！...

紫光同创FPGA官方推荐新书发布-ChipDebug

紫光同创FPGA官方推荐新书发布-ChipDebug

紫光同创FPGA官方推荐新书发布-ChipDebug

Pangomicro紫光同创

评分

等级-LV1-ChipDebug

4年前更新128次阅读

Versal GTY 仿真：初始化、复位和速率变更

作者：jhua，ADM赛灵思开发者
本篇博文侧重于提供 Versal™ GTY 仿真示例、演示 GTY 如何解复位以及如何执行速率变更。
在 Versa...

Versal GTY 仿真：初始化、复位和速率变更-ChipDebug

Versal GTY 仿真：初始化、复位和速率变更-ChipDebug

Versal GTY 仿真：初始化、复位和速率变更-ChipDebug

+3

Versal GTY 仿真：初始化、复位和速率变更-ChipDebug

评分

等级-LV1-ChipDebug

4年前更新148次阅读

都是经典！盘点影响世界的27个芯片

如果你画过很多电路，接触过很多芯片的话，应该有些芯片是你觉得历史中最重要的，足以影响整个世界的。它们有可能是：80C51、430...

都是经典！盘点影响世界的27个芯片-ChipDebug

都是经典！盘点影响世界的27个芯片-ChipDebug

都是经典！盘点影响世界的27个芯片-ChipDebug

+31

都是经典！盘点影响世界的27个芯片-ChipDebug

FPGA新闻资讯

评分

等级-LV1-ChipDebug

4年前更新54次阅读

详解FPGA四大设计要点

FPGA的用处比我们平时想象的用处更广泛，原因在于其中集成的模块种类更多，而不仅仅是原来的简单逻辑单元（LE）。早期的FPGA相对...

详解FPGA四大设计要点-ChipDebug

详解FPGA四大设计要点-ChipDebug

详解FPGA四大设计要点-ChipDebug

详解FPGA四大设计要点-ChipDebug

FPGA常见问题

评分

等级-LV1-ChipDebug

4年前更新86次阅读

FPGA设计中RAM和ROM初始化的方法

FPGA设计中RAM和ROM作为存储器用来存储可变或不可变类型的数据，根据使用场景不同有不同的初始化方法。ROM初始化一般是加载固定数据，RAM声明时默认为不定态数据，初始化时可以让数据为全1或者全0.
RAM的初始化方法
方法1：小型RAM复位时按地址写入初...

FPGA常见问题

评分

等级-LV1-ChipDebug

4年前更新937次阅读

手把手Vivado全流程使用

详细见Xilinx官方文档：Vivado软件使用手册（UG893）。频率的意义，取决于对象架构，比如，arm 和 fpga，对主频要求是不一样的，...

手把手Vivado全流程使用-ChipDebug

手把手Vivado全流程使用-ChipDebug

手把手Vivado全流程使用-ChipDebug

+91

手把手Vivado全流程使用-ChipDebug

评分

等级-LV1-ChipDebug

4年前更新825次阅读

Xilinx ZYNQ FPGA架构简介

FPGA 自诞生以来，经历了从配角到主角的过程，由于 FPGA 飞速的发展，凭借其灵活性高、开发周期短、并行计算效率高等优...

Xilinx ZYNQ FPGA架构简介-ChipDebug

Xilinx ZYNQ FPGA架构简介-ChipDebug

Xilinx ZYNQ FPGA架构简介-ChipDebug

+41

Xilinx ZYNQ FPGA架构简介-ChipDebug

4

等级-LV1-ChipDebug

4年前更新19次阅读

芯光不问赶路人，安路科技科创板上市一周年回顾

芯光不问赶路人，安路科技科创板上市一周年回顾-ChipDebug

芯光不问赶路人，安路科技科创板上市一周年回顾-ChipDebug

FPGA新闻资讯

评分

等级-LV1-ChipDebug

3年前更新55次阅读

最全的毫米波雷达论文免费分享

该帖子部分内容已隐藏

FPGA CPLD资料源码分享

评分

等级-LV1-ChipDebug

4年前更新123次阅读

安路科技：国产民用FPGA领先厂商，成长空间打开

重要提示：通过本订阅号发布的观点和信息仅供中信建投证券股份有限公司（下称“中信建投”）客户中符合《证券期货投资者适当性管...

安路科技：国产民用FPGA领先厂商，成长空间打开-ChipDebug

安路科技：国产民用FPGA领先厂商，成长空间打开-ChipDebug

安路科技：国产民用FPGA领先厂商，成长空间打开-ChipDebug

+60

安路科技：国产民用FPGA领先厂商，成长空间打开-ChipDebug

FPGA新闻资讯

评分

等级-LV1-ChipDebug

4年前更新12次阅读

汽车市场中的功能安全

功能安全（FuSa）可确保系统或设备在响应输入或应对故障时正常运行，它是系统整体安全的关键部分。功能安全最初为工业市场开发，后来被其他市场采用，如今对汽车应用至关重要，并且随着越来越多的新技术运用到车辆中，功能安全变得愈加重要。
这种转变对不断...

Lattice-莱迪斯

评分

等级-LV1-ChipDebug

4年前更新49次阅读

FPGA时序约束理论篇之时序路径与时序模型

时序路径
典型的时序路径有4类，如下图所示，这4类路径可分为片间路径（标记①和标记③)和片内路径（标记②和标记④）。
...

FPGA时序约束理论篇之时序路径与时序模型-ChipDebug

FPGA时序约束理论篇之时序路径与时序模型-ChipDebug

FPGA时序约束理论篇之时序路径与时序模型-ChipDebug

+3

FPGA时序约束理论篇之时序路径与时序模型-ChipDebug

评分

等级-LV1-ChipDebug

4年前更新33次阅读

FPGA时序约束理论篇之建立保持时间

读万卷书--时序约束理论篇
1. 周期约束理论
首先来看什么是时序约束，泛泛来说，就是我们告诉软件（Vivado、ISE等）从哪个pi...

FPGA时序约束理论篇之建立保持时间-ChipDebug

FPGA时序约束理论篇之建立保持时间-ChipDebug

评分

等级-LV1-ChipDebug

4年前更新156次阅读

FPGA时序约束理论篇之时钟周期约束

时钟周期约束
时钟周期约束，顾名思义，就是我们对时钟的周期进行约束，这个约束是我们用的最多的约束了，也是最重要的约束...

FPGA时序约束理论篇之时钟周期约束-ChipDebug

FPGA时序约束理论篇之时钟周期约束-ChipDebug

FPGA时序约束理论篇之时钟周期约束-ChipDebug

+6

FPGA时序约束理论篇之时钟周期约束-ChipDebug

评分

等级-LV1-ChipDebug

4年前更新53次阅读

如何理解HLS Block-level输入输出信号之间的时序关系

默认情况下，Vitis HLS会对待综合的C函数使用ap_ctrl_hs接口，这其实是一种握手方式。在这个接口中，我们会看到ap_start、ap_idl...

如何理解HLS Block-level输入输出信号之间的时序关系-ChipDebug

如何理解HLS Block-level输入输出信号之间的时序关系-ChipDebug

评分

等级-LV1-ChipDebug

4年前更新73次阅读

FPGA时序约束理论篇之两种时序例外

两种时序例外
多周期路径
上面我们讲的是时钟周期约束，默认按照单周期关系来分析数据路径，即数据的发起沿和捕获沿是最...

FPGA时序约束理论篇之两种时序例外-ChipDebug

FPGA时序约束理论篇之两种时序例外-ChipDebug

FPGA时序约束理论篇之两种时序例外-ChipDebug

+13

FPGA时序约束理论篇之两种时序例外-ChipDebug

评分

等级-LV1-ChipDebug

4年前更新13次阅读

FPGA时序约束理论篇之xdc约束优先级

xdc约束优先级
在xdc文件中，按约束的先后顺序依次被执行，因此，针对同一个时钟的不同约束，只有最后一条约束生效。
虽然执行顺序是从前到后，但优先级却不同；就像四则运算一样，+-x÷都是按照从左到右的顺序执行，但x÷的优先级比+-要高。
时序例...

评分

等级-LV1-ChipDebug

4年前更新33次阅读

生成Verilog HDL例化模板

之前我写过一篇过于vivado生成HDL例化模板的文章。 vivado生成HDL 例化模板但实际使用起来，发现很不好用，每次都要先点击’O...

生成Verilog HDL例化模板-ChipDebug

生成Verilog HDL例化模板-ChipDebug

评分

等级-LV1-ChipDebug

4年前更新41次阅读

FPGA时序约束实战篇之梳理时钟树

行万里路--时序约束实战篇
我们以Vivado自带的wave_gen工程为例，该工程的各个模块功能较为明确，如下图所示。为了引入异步...

FPGA时序约束实战篇之梳理时钟树-ChipDebug

FPGA时序约束实战篇之梳理时钟树-ChipDebug

FPGA时序约束实战篇之梳理时钟树-ChipDebug

评分

等级-LV1-ChipDebug

4年前更新26次阅读

FPGA时序约束实战篇之主时钟约束

约束主时钟
在这一节开讲之前，我们先把wave_gen工程的wave_gen_timing.xdc中的内容都删掉，即先看下在没有任何时序约束的情...

FPGA时序约束实战篇之主时钟约束-ChipDebug

FPGA时序约束实战篇之主时钟约束-ChipDebug

FPGA时序约束实战篇之主时钟约束-ChipDebug

评分

等级-LV1-ChipDebug

4年前更新70次阅读

FPGA时序约束之Tcl命令的对象及属性

Vivado时序约束中Tcl命令的对象及属性在前面的章节中，我们用了很多Tcl的指令，但有些指令并没有把所有的参数多列出来解释...

FPGA时序约束之Tcl命令的对象及属性-ChipDebug

FPGA时序约束之Tcl命令的对象及属性-ChipDebug

FPGA时序约束之Tcl命令的对象及属性-ChipDebug

+2

FPGA时序约束之Tcl命令的对象及属性-ChipDebug

评分

等级-LV1-ChipDebug

4年前更新62次阅读

大家一致避免使用的锁存器为什么依然存在于FPGA中？我们对锁存器有什么误解？

前言
在FPGA的设计中，避免使用锁存器是几乎所有FPGA工程师的共识，Xilinx和Altera也在手册中提示大家要慎用锁存器，除非你...

大家一致避免使用的锁存器为什么依然存在于FPGA中？我们对锁存器有什么误解？-ChipDebug

大家一致避免使用的锁存器为什么依然存在于FPGA中？我们对锁存器有什么误解？-ChipDebug

大家一致避免使用的锁存器为什么依然存在于FPGA中？我们对锁存器有什么误解？-ChipDebug

+4

大家一致避免使用的锁存器为什么依然存在于FPGA中？我们对锁存器有什么误解？-ChipDebug

评分

等级-LV1-ChipDebug

4年前更新99次阅读

FPGA时序约束理论篇之IO约束

I/O约束
I/O约束是必须要用的约束，又包括管脚约束和延迟约束。
管脚约束
管脚约束就是指管脚分配，我们要指定管脚的PAC...

FPGA时序约束理论篇之IO约束-ChipDebug

FPGA时序约束理论篇之IO约束-ChipDebug

FPGA时序约束理论篇之IO约束-ChipDebug

评分

等级-LV1-ChipDebug

4年前更新54次阅读

FPGA时序约束实战篇之伪路径约束

伪路径约束在本章节的“2 约束主时钟”一节中，我们看到在不加时序约束时，Timing Report会提示很多的error，其中就有跨时...

FPGA时序约束实战篇之伪路径约束-ChipDebug

FPGA时序约束实战篇之伪路径约束-ChipDebug

评分

上一页 1…45 464748 49…1068 下一页跳转