SOC FPGA论坛首页-ChipDebug-第50页

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4年前更新53次阅读

如何私人定制一颗可在FPGA上运行的ARM内核SoC？ARM DesignStart计划了解一下！

什么是ARM DesignStart计划？2010年，ARM推出了ARM DesignStart计划，开放了1000+IP的物理版图，2015年开源Cortex-M0 IP评估版...

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4年前更新368次阅读

手把手教你在Xilinx FPGA上搭建一个ARM Cortex-M3软核

之前介绍了ARM DesignStart计划，其中提到了Cortex-M1/M3 DesignStart FPGA版本支持Xilinx和国产Gowin平台，本篇文章将手把手教...

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4年前更新107次阅读

Xilinx芯片太贵，我选择国产替代！聊聊国产FPGA芯片选型

最近公司在进行FPGA国产化方案的准备工作，正在做市场的调研，也约了国内几家FPGA厂商的市场工程师来交流。关于FPGA，我算是半路...

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4年前更新169次阅读

如何读取FPGA芯片的序列号ID？

用过单片机的朋友都知道，单片机芯片内部都有一串序列号，比如STM32，称之为Unique device ID，是一个96Bit的只读数据。和单片机...

如何读取FPGA芯片的序列号ID？-ChipDebug

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4年前更新291次阅读

Xilinx、Intel、Lattice 三款最新发布FPGA对比

在过去的一个月中，FPGA市场蓬勃发展。在本文中，我们将简要研究Xilinx，Intel和Lattice的三款最新发布的FPGA。这些FPGA中的每...

Xilinx、Intel、Lattice 三款最新发布FPGA对比-ChipDebug

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4年前更新55次阅读

在高速演变的汽车行业中体现FPGA价值

当前，全球汽车业正在步入以智能化、网联化、电动化、共享化为代表的“新四化”时代。IHS Markit的数据显示，到2023年，汽车电子...

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4年前更新17次阅读

莱迪思加入CC-Link协会

强化与工业4.0领军企业的合作加速工业自动化应用开发莱迪思近日宣布加入CC-Link协会（CLPA），该协会致力于CC-Link开放工业网络家族的技术开发和推广。作为该组织的一员，莱迪思将与CPLA以及其他行业领军企业紧密协作，加速工业应用的开发，专注于为下一波...

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4年前更新23次阅读

以安全性和低功耗助力未来高性能的数据中心

随着公共云服务器和网络边缘计算系统在整个数据中心环境中的快速增长，安全性、能效和系统整体性能变得越来越重要。物联网和5G连接的兴起需要巨大的处理能力，这给服务器带来了前所未有的压力。量子计算在未来十年内有望上线，在此之前系统设计人员的任务是尽...

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4年前更新64次阅读

FPGA知识及芯片技术

FPGA可用于处理多元计算密集型任务，依托流水线并行结构体系，FPGA相对GPU、CPU在计算结果返回时延方面具备技术优势。计算密集...

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4年前更新36次阅读

FPGA，何去何从？

随着 AMD 接近完成以 350 亿美元收购 FPGA 制造商 Xilinx的交易，我们自然会考虑该业务的表现如何，以及它未来如何与主要竞争...

FPGA，何去何从？-ChipDebug

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AMD Xilinx 亮相 2022 中国国际通信博览会

加速 5G-A/6G 的网络创新与商业成功 AMD Xilinx 为网络中的有线和无线网络设备提供了可靠的可编程器件。得益于 FPGA 产...

AMD Xilinx 亮相 2022 中国国际通信博览会-ChipDebug

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4年前更新33次阅读

AMD 推出 AU7P FPGA 和 ZU3T 自适应 SoC

Romisaa SamhoudAMD 产品线经理随着 Zynq® UltraScale+™ MPSoC 和 Artix® UltraScale+ FPGA 取得成功，AMD 现推出两款全新器...

AMD 推出 AU7P FPGA 和 ZU3T 自适应 SoC-ChipDebug

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4年前更新86次阅读

在 xilinx Versal FPGA中通过 NoC 从 PS-APU 对 AXI BRAM 执行基本读写操作

本篇博文旨在演示如何通过 NoC 从 Versal™ 应用处理单元 (APU) 访问 AXI BRAM。设计示例是使用 Vivado® 2020.2 版本创...

在 xilinx Versal FPGA中通过 NoC 从 PS-APU 对 AXI BRAM 执行基本读写操作-ChipDebug

在 xilinx Versal FPGA中通过 NoC 从 PS-APU 对 AXI BRAM 执行基本读写操作-ChipDebug

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4年前更新82次阅读

FPGA技术面试题（二）

0.1、设计异步FIFO时，要注意
（1）在地址信号跨时钟域时需要对其进行二进制码转格雷码的转换并进行目标时钟域的时钟打两拍同步...

FPGA技术面试题（二）-ChipDebug

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4年前更新109次阅读

基于FPGA的直接扩频通信系统设计（附代码）

导读本篇适用于有一定通信基础的大侠，本篇使用的理论不仅仅是扩频通信。为了便于学习，本篇只把设计中使用的理论进行说明讲解。...

基于FPGA的直接扩频通信系统设计（附代码）-ChipDebug

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3年前更新25次阅读

FPGA设计中如何才能不出现Latch锁存器

在进行FPGA设计的过程中，经常会在编译程序时发现有一些warning提示生成了一些latch,而且一般FPGA的设计规则也不建议有latch生成。那么，latch究竟是什么东西呢？如果在FPGA设计中不允许latch中现，又如何避免呢？1 锁存器、触发器和寄存器的比较（1）锁存器...

FPGA常见问题

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4年前更新126次阅读

FPGA与ADC数字数据输出的接口

现场可编程门阵列(FPGA)与模数转换器(ADC)输出的接口是一项常见的工程设计挑战。本文简要介绍各种接口协议和标准，并提供...

FPGA与ADC数字数据输出的接口-ChipDebug

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4年前更新117次阅读

vivado-资源与功耗随笔

问题描述
在做一些项目的时候，拿到算法模型之后，开始进行FPGA代码的实现，在最开始的实现过程中，由于缺乏经验，往往只考虑实现功能，在资源的使用上不够“抠”，耗费了大量的LUT、FF、RAM、BUFG、DSP等各种资源，造成的后果：
1，资源使用超标，超过...

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3年前更新77次阅读

基于FPGA的VGA/LCD显示控制器设计附代码

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3年前更新104次阅读

基于FPGA的数字视频信号处理器设计附代码

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4年前发布16次阅读

FPGA 产生伪随机数(LFSR)的verilog代码

挺简单的一段代码，来自Altera（现在的Intel PSG）,不过这个离散程度无法确认。// Copyright 2007 Altera Corporation. All rights reserved.
// Altera products are protected under numerous U.S. and foreign patents,
// maskwork rights, copyrights an...

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4年前更新163次阅读

以太网（UDP）开源Verilog专题（二）

导言上一期主要讲解了一些概念性的东西以及工程的恢复，本期主要简单讲一下用到的原语以及仿真FIFO，先仿真FIFO最主要的原因是FI...

以太网（UDP）开源Verilog专题（二）-ChipDebug

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4年前更新739次阅读

开源PCIe核源代码

PCIe的IP核，给的是完整的工程，包含代码和例程（不是加密的那种IP），学习Verilog同学可以参考，下面内容机翻，我就不详细...

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4年前更新41次阅读

VHDL的编码风格（Verilog也可参考思想）

挺久没有更新，今天更新一篇小文章。最近正在整理一个SDRAM控制器的教程（VHDL），现在更新的小文章是想为后续的SDRAM教程以及其...

VHDL的编码风格（Verilog也可参考思想）-ChipDebug

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4年前更新340次阅读

FPGA/IC优质开源项目（四）Corundum

1基本介绍Corundum 是一种基于 FPGA 的开源、高性能 NIC 和网络计算平台。功能包括高性能数据路径、10G/25G/100G 以太网、PCI ...

FPGA/IC优质开源项目（四）Corundum-ChipDebug

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4年前更新139次阅读

FPGA/IC优质开源项目（七）综合

导言本期主要带来VHDL的开源项目，也是第一次集中发VHDL的IP，包括：AXI-full（VHDL），AXI-lite（VHDL），Datamover（VHDL），M...

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4年前更新56次阅读

VHDL基本语法总结

VHDL和Verilog都是硬件描述语言，在国内，Verilog应用相比较而言更多，因为它更加接近C语言比较容易学，很多人说VHDL难度高，但...

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FPGA常见问题

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4年前更新140次阅读

串行外设接口SPI（一）

Serial Peripheral Interface （SPI）是主要应用在嵌入式系统中，用于短距离通信的同步串行通信接口规范。该接口是由摩托罗拉在...

串行外设接口SPI（一）-ChipDebug

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3年前更新190次阅读

串行外设接口SPI基于VHDL代码（二）

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4年前更新144次阅读

关于VHDL和Verilog模块互相调用的问题

1、关于如何在VHDL模块调用一个Verilog模块
在VHDL模块声明一个要与调用的Verilog模块相同名称的元件（component），元件的名称...

关于VHDL和Verilog模块互相调用的问题-ChipDebug

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