SOC FPGA论坛首页-ChipDebug-第529页

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7年前发布14次阅读

我可以使用EPCQ256 / EPCQ512器件配置Cyclone IV FPGA吗？

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3年前更新2679次阅读

如何将QuartusII桌面中的窗口重置为默认设置？

在Quartus®II软件包括一个功能通过删除您对桌面进行的所有更改，以恢复整个桌面的默认设置。如果您通过将可移动窗口移动到可视屏幕区域之外而意外丢失了可停靠窗口，则可以使用此选项。要删除对可停靠窗口所做的所有更改并将默认设置恢复到桌面的其余部分，...

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7年前发布7次阅读

内存初始化无法正常运行Qsys（Beta）

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7年前发布11次阅读

为什么TimeQuest时序分析器在使用derive_pll_clocks命令时没有正确约束我的PLL时钟？

由于derive_pll_clocks命令的限制，您可能会在TimeQuest时序分析器中看到错误约束的PLL输出时钟。如果您的设计包含一个多路复用器，为PLL提供参考时钟输入，则可能会出现此问题。解决/修复方法要在使用馈送PLL的参考时钟输入的多路复用器时解决此限制，请手...

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7年前发布22次阅读

错误（11692）：设计无法安装到HSSI条带中。参考时钟设置下的2个pma_aux_blocks：dup_3ch_tx_pll_refclk [0]

由于Quartus®II13.1.3中的错误，在编译Arria®V器件时可能会看到上面的Fitter错误。解决/修复方法这是Quartus II软件版本13.1.3中的一个已知错误。要解决此问题，您可以执行以下任一操作使用Quartus II软件14.0版从下面的相应链接下载并安装Quartus II...

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7年前发布1次阅读

Quartus®II软件中的设计助手是什么？为什么用设计助手检查设计数据库很重要？

设计助手是Quartus II设计软件中的一项功能，可验证设计是否符合行业标准设计规则。之前数据库被转移到在Altera的HardCopy®™设计中心迁移如有违反将被报告给设计师。设计人员必须在迁移设计之前修复任何违规行为。这个过程保证了第一次成功。

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7年前发布3次阅读

为什么我没有在PCI Express内核的Qsys IP编译器中选择链接公共时钟的选项？

在Qsys中进行自定义期间，无法为PCI Express内核的IP编译器选择“链接公共时钟”选项。这是因为外围配置GUI中省略了该选项。这个问题在Quartus®II软件11.1版Service Pack 2的解决。

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7年前发布6次阅读

当EPC16器件上的页面模式引脚悬空时会发生什么？

当EPC16器件上的页面模式引脚悬空时，EPC16行为未定义。确保这些引脚连接到VCC或GND引脚，并相应地确定编程文件的目标。

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7年前发布6次阅读

警告（14320）：综合离开节点“<节点名称>：ALTLVDS_RX_component || fast_clock”

使用Quartus®II10.0 SP1中的ALTLVDS_RX宏功能编译VHDL变量文件并在LE模式下实现SERDES时，您可能会看到此警告。根据您在ALTLVDS_RX MegaWizard™插件管理器中的选择， rx_outclock端口可以声明为STD_LOGIC_VECTOR (0 DOWNTO 0)而不是简单的STD_LOGIC 。 ...

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7年前发布3次阅读

什么是REACH法规，Altera器件是否支持REACH法规？

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7年前发布11次阅读

GNU汇编程序不接受–defsym标志

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7年前发布8次阅读

为什么报告的物理综合分配仅在HardCopy修订版中被忽略？

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7年前发布4次阅读

APEX 20K可编程逻辑器件数据手册中的参数tPCISU，tPCIH和tPCICO是指什么？

当将器件用于外围组件互连（PCI）设计时，这些外部时序参数分别指的是建立时间，保持时间和时钟到输出时间。这些参数考虑了不同的PCI加载和PCI MegaCore TM功能。将在数据表的未来版本中添加对这些参数的描述。

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7年前发布3次阅读

MAX 7000器件的功率参数是否会根据制造工艺而变化？

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7年前发布13次阅读

Zynq-7000 SoC ZC702评估套件 – 为什么我的电路板没有如用户指南中所示的SW16开关？

描述（UG926）， Zynq-7000 SoC ZC702评估套件入门指南，将SW16列为用于设置配置模式的五位DIP开关。我的ZC702没有显示这个SW...

Zynq-7000 SoC ZC702评估套件 - 为什么我的电路板没有如用户指南中所示的SW16开关？-ChipDebug

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7年前发布23次阅读

用于PCI Express的AXI桥常见问题解答

描述此答复记录提供常见问题的答案。请参考下表。解文章编号文章标题（Xilinx答复47603）将BSB端点转换为根复合体（Xilinx答复43371） ML605开发板的工作示例设计（Xilinx答复43677） SP605开发板的工作示例设计（Xilinx答复43706）如何连接axi_aclk...

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7年前发布7次阅读

SPI-4.2 v11.1 – 7系列时序仿真可能会报告设计中各个模块的HOLD违规

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7年前发布2次阅读

内部错误：子系统：BAL，文件：/ quartus / synth / bal / bal_ec_sgate_info.cpp，行：162iname！= 0

由于Quartus®II软件存在问题，在编译包含内部存储器的设计时，您可能会在分析与综合过程中看到此错误。当部分或全部内部存储器资源设置为“自动”而不是特定存储器类型（例如，M9K，M144K等）时，可能会发生此错误。解决/修复方法要解决此问题，请分配设置...

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7年前发布1次阅读

使用SDI II MegaCore设计测试平台时，仿真无限运行

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7年前发布8次阅读

对于相同的密钥，Quartus II软件生成的Design Security加密密钥编程文件是否正常？

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7年前发布15次阅读

错误（175006）：找不到源全局或区域时钟驱动程序与HMC之间的路径

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7年前发布20次阅读

为什么在Quartus II 12.0SP2中基于DDR3 UniPHY的控制器中avl_ready已经很低？

在Quartus®II软件版本12.0SP2中，对Stratix®V中工作在533MHz以上且在Arria®V中工作在450MHz的DDR3控制器启用DQS跟踪。启用DQS跟踪时，会创建一个序列发生器跟踪管理器（sequencer_trk_mgr.sv）来控制跟踪。 sequencer_trk_mgr.sv文件中存在一个问题，其中c...

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7年前发布27次阅读

为什么在使用基于UniPHY的内存控制器的derive_pll_clocks时会看到报告的时序问题？

由于Quartus®II13.0 SP1中带有补丁1.dp5的问题，当满足以下条件时，您将在编译的Fitter 阶段观察到某些警告消息以及TimeQuest时序分析器中的报告DDR问题：在使用基于UniPHY的宏功能生成的.sdc文件之后，在Synopsys设计约束（ .sdc ）文件中调用derive_pll_c...

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7年前发布1次阅读

低延迟以太网10G MAC无法在Windows上生成仿真文件

在Quartus®Prime版本15.1及更高版本中使用低延迟以太网10G MAC时，仿真文件无法在Windows上生成。解决/修复方法请参阅下面的相关解决方案以获取可能的解决方法。计划在Quartus Prime软件的未来版本中修复此问题相关解决方案错误：add_fileset_file：没有...

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7年前发布6次阅读

我是否需要为Cyclone V硬核存储控制器接地引脚进行用户分配？

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7年前发布9次阅读

Stratix V器件中未达到时序

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7年前发布18次阅读

当SCLR寄存器输入发生异步转换时，为什么寄存器输出变为高电平？

由于同步清零（SCLR）寄存器输入上由高到低转换产生的毛刺，可能会发生此问题。在资源属性编辑器中，看起来有一个AND门可以防止SCLR寄存器输入上从高到低转换的任何毛刺。然而，即使AND门的另一个输入保持低电平，SCLR逻辑的这种图形表示也不能保证避免毛刺...

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7年前发布17次阅读

编译Arria V或Cyclone V设计时，为什么会出现致命错误？

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7年前发布18次阅读

使用ALTMEMPHY的DDR，DDR2和DDR3控制器的驱动程序限制示例

此问题会影响带有ALTMEMPHY的DDR，DDR2和DDR3产品。具有ALTMEMPHY的DDR，DDR2和DDR3控制器的示例设计的驱动程序包含设计限制。如果将LOCAL_BURST_LEN_s赋值更改为默认值2以外的值，则示例驱动程序可能无法正常运行。由此产生的不正确行为将影响仿真和硬件中...

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7年前发布22次阅读

系统时间戳不匹配警告消息

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