SOC FPGA论坛首页-ChipDebug-第531页

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7年前发布25次阅读

Virtex-II Pro“proc_sys_reset” – C_NUM_BUS_RST无法按预期工作

问题描述一般问题描述： “proc_sys_reset”的文档指出应将C_NUM_BUS_RST设置为系统中的总线数。所以我把它设置为两个，它就破了。我为PLB和OPB尝试了“sys_bus_reset（0）”和“sys_bus_reset（1）”，但它并不喜欢这样。你应该如何联系这个，这是否真的有必...

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7年前发布3次阅读

6.1i NGDBuild LogiCORE PCI – “错误：NGDBUILD：752 – UCF中的行###。无法在设计中找到实例'PCI_CORE / PCI_LC / …”

问题描述一般问题描述：当我运行命令行脚本来实现Xilinx PCI内核时，NGDBuild中会出现以下类型的错误： “错误：NgdBuild：752 - 第521行'../../src/ucf/v300bg432_64_66.ucf'：无法在设计中找到实例PCI_CORE / PCI_LC / PCI-PAR / APERR_1'。错误，指定正确...

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7年前发布11次阅读

6.1i iMPACT – 我无法选择“加载FPGA”和“并行模式”

问题描述紧迫性：很热一般问题描述：在6.1i / 5.2i iMPACT GUI中，我无法同时为VQ44和PC44软件包选择PROM选项“加载FPGA”和“并行模式”。当我选择“加载FPGA”时，会自动选择“使用D4 for CF”选项。这对于仅SO20和PC20封装是正确的。解决/修复方法要解决...

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等级-LV1-ChipDebug

7年前发布20次阅读

为什么低延迟以太网10G MAC IP忽略了基于优先级的流控制（PFC）队列实现中的顺序XON请求？

由于英特尔®Quartus®Prime软件版本18.0.1及更早版本存在问题，低延迟以太网10GMACIntel®FPGAIP仅在使用基于优先级的流程控制（PFC）队列实施时才接受第一个XON请求。所有后续的XON请求都将被忽略，剩余的暂停队列将保持暂停状态，直到暂停量子到期或变为零...

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5年前发布116次阅读

cmos to dphy如何 initial?

如標題在使用lattice cmos to dphy IP時， simulation一直無法成功，spec說明需要送入LP11, 但如何送這串指令給他呢?

Lattice-莱迪斯

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重庆野猪骑士

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3年前发布90次阅读

FPGA使用资源过多导致的时序问题一般怎么解决？

目前项目上资源基本上使用了大约70%，布线会出现比较拥挤的情况，这个时候时序就会出问题，像这种情况，一般怎么去解决，怎么去做时序约束？

FPGA常见问题

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等级-LV2-ChipDebug

3年前发布85次阅读

易灵思FPGA 软核MCU Riscv-Sapphire的bootloader的配置及修改的相关操作

1、易灵思Sapphire的启动框架图：2、确认自己的Sapphire的相关参数确认自己设置的片上Ram的大小：3、修改Bootloader的头文件的相...

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易灵思(Elitestek)

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3年前更新1次阅读

苹果 A16 芯片或沿用 A15 设计

在今年发布的苹果 14 系列手机中，仅有 iPhone 14 Pro / Max 搭载了苹果 A16 芯片。虽然采用了台积电 4nm 工艺，但无论是 Geekbe...

苹果 A16 芯片或沿用 A15 设计-ChipDebug

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2年前更新7次阅读

全球领先的芯片制造商警告！

闪存名企铠侠副董事长警告对华“脱钩”：代价高昂！英国《金融时报》30日报道称，全球领先的芯片制造商之一铠侠警告称，中美紧...

全球领先的芯片制造商警告！-ChipDebug

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3年前更新2次阅读

印度要趁中美对立之机大力发展半导体

印度正在大力吸引半导体企业在当地设厂生产。印度政府2021年12月出台了为半导体和液晶生产投入7600亿卢比的支援政策...

印度要趁中美对立之机大力发展半导体-ChipDebug

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3年前更新4次阅读

芯片业应对“寒冬”

最近，随着几大芯片行业巨头三季报相继出炉，芯片市场明显感受到阵阵寒意。
三季度财报显示，三星电子营业利润同比锐减三成，SK海力士营业利润同比减超60%，德州仪器虽然三季度营收好于预期，但对四季度营收也持悲观态度。
导致芯片市场“寒潮”来袭的主要原...

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3年前更新50次阅读

FPGA设计开发需要熟悉哪些EDA工具呢？

FPGAFPGA设计需要哪些工具？在FPGA的设计过程中，工程师需要使用仿真、综合、物理实现、调试和验证等各种工具。之前说过，给粉友们提供常用工具的简要介绍。一仿真器仿真器工具: ISIM公司: Xilinxhttp://www. xilinx. com/ support documentation/ plugin_ism...

FPGA常见问题

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3年前更新55次阅读

Xillinx文档索引

Xilinx文档的数量非常多。即使全职从事FPGA相关工作，没有几年时间不可能对器件特性、应用、注意事项等等有较为全面的了解。本文记录了我自使用Xilinx系列FPGA以来或精读、或翻阅、或查询过的文档，及其主要内容。如果有新的会随时补录进来。以下按照个人理解...

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1年前更新157次阅读

PotatoPie 4.0 实验教程(6)——FPGA芯片配置FLASH的读写

PotatoPie 4.0 板载容量为 16Mb 的 Flash，本例程主要演示如何将 bin 文件写入到开发板的 Flash 中，同时利用接口读出 Flash ...

PotatoPie 4.0 实验教程(6)——FPGA芯片配置FLASH的读写-ChipDebug

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1年前更新24次阅读

Verilog概念介绍

使用 Verilog 的设计流程下图总结了 ASIC（即门阵列、标准单元）或 FPGA 的高级设计流程。在实际设计情况中，以下部分中描述的每...

Verilog概念介绍-ChipDebug

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Verilog概念介绍-ChipDebug

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等级-LV3-ChipDebug

3个月前更新88次阅读

Cadence Allegro如何快速对齐器件

Cadence Allegro如何快速对齐器件PCB设计过程中有一个环节是器件布局，器件的布局不但考虑电路的连通性，同时也考虑美观性，艺术...

Cadence Allegro如何快速对齐器件-ChipDebug

Cadence Allegro如何快速对齐器件-ChipDebug

Cadence Allegro如何快速对齐器件-ChipDebug

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等级-LV2-ChipDebug

3个月前更新3次阅读

Cadence Allegro PCB设计88问解析(二十六) 之 Allegro中快速连接近点飞线（Derive connectivity命令）

一个学习信号完整性的layout工程师
在进行设计PCB时，经常会复用之前的参考设计，或者将其中的某一模块copy过来。因为之前的设计...

Cadence Allegro PCB设计88问解析(二十六) 之 Allegro中快速连接近点飞线（Derive connectivity命令）-ChipDebug

Cadence Allegro PCB设计88问解析(二十六) 之 Allegro中快速连接近点飞线（Derive connectivity命令）-ChipDebug

Cadence Allegro PCB设计88问解析(二十六) 之 Allegro中快速连接近点飞线（Derive connectivity命令）-ChipDebug

Cadence Allegro PCB设计88问解析(二十六) 之 Allegro中快速连接近点飞线（Derive connectivity命令）-ChipDebug

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等级-LV1-ChipDebug

8年前发布269次阅读

DDR3 存储器的概念 Write leveling 是什么意思？

最近在用FPGA调试DDR3控制器，看了一些DDR3的文章，发现里面提到Write leveling,但查了半天资料也没搞懂这是什么意思。

FPGA常见问题

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7年前发布73次阅读

如何获得LATTICE（莱迪思）早期设计工具的LICENSE（许可证），如ispLEVER，ispLEVER Starter和ispDesign Expert？

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Lattice-莱迪斯

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等级-LV1-ChipDebug

7年前发布54次阅读

为什么会产生与PCI内核信号/引脚serrn（SERR＃）相关的DRC错误？

SERR＃被定义为PCI本地总线规范中的漏极开路引脚。在某些PCI应用程序中，可能需要PCI代理来监视SERR＃引脚，以便代理可以正确响应系统错误情况。
当使用其中一个Lattice PCI IP内核作为Lattice FPGA系列之一时，serrn（SERR＃）的IO_TYPE可能已设置为PCI33，...

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7年前发布28次阅读

如何提高使用嵌入式Block RAM（EBR）的FPGA设计的性能？

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Lattice-莱迪斯

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7年前发布17次阅读

电源管理器II设备能支持热插拔吗？

是的，电源管理器II设备支持热插拔。电源管理器II的所有引脚都是热插槽投诉。在使用VCCD或VCCA之前，在引脚上施加最大指定的I/O电压没有问题。但是，应注意数据表中指定的小泄漏电流。EG：请参阅POWR1220AT8泄漏电流规格的设备数据表。

Lattice-莱迪斯

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等级-LV1-ChipDebug

7年前发布22次阅读

如何编程非ISP（In System Programmable）设备？

无法使用莱迪思ispDOWNLOAD电缆对非ISP设备进行编程。
但是，第三方程序员为编程这些设备提供支持。这里有一个
第三方程序员名单。

Lattice-莱迪斯

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等级-LV1-ChipDebug

7年前发布20次阅读

在哪里可以找到有关通过命令行运行ActiveHDL的信息？

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Lattice-莱迪斯

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等级-LV2-ChipDebug

7年前发布17次阅读

XACT 5：使用VIEWSIM模拟板级EPLD设计

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等级-LV2-ChipDebug

7年前发布8次阅读

XC5200：在“可编程逻辑数据手册”7/96中键入“50千瓦到100千瓦的上拉电阻”

描述关键词：Xilinx 7/96的第4-204页有打印错误。数据手册。在页面的底部，它读到：“在配置之前和配置期间，所有输出都不是用于配置过程为50千瓦到100千瓦的上拉电阻。解决方案这应该读：“在配置之前和配置期间，所有输出都不是用于配置过程为50 kOH3100欧...

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7年前发布9次阅读

96数据手册：95108 PQ160没有连接列出。

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7年前发布17次阅读

C、I、M和B产品在包装上有什么区别？

描述是什么导致了C、I、M和B产品在包装上的差异？我们用不同的材料来做这些吗？解决方案C，I，M产品：这些产品使用相同的材料（模具和包装）和工艺。它们的区别在于不同等级必须满足的测试温度范围以满足速度/时间条件。B级产品：标记为B级的产品进行了“M”...

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7年前发布4次阅读

M1.3性能包：如何安装

描述关键词：速度文件，补丁，M1，性能包，安装紧迫性：标准一般描述：以下解决方案记录讨论正确安装M1.3性能的基本知识打包。有四种可能的器件。解决方案一在磁盘的根目录上，有一个SETUP.EXE。安装基于当前的更新速度文件Xilinx环境变量的设置。二在修补程...

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7年前发布16次阅读

M1.3导师CalcSulSoT教程缺少VHDL源文件

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