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fpgaFans, fpgaFans
11个月前发布
178次阅读
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万众期待！同学，你要的AD PCB带原生线路敷铜渲染教程来了！
作者：程世辉，排版整理：晓宇
微信公众号：芯片之家（ID：chiphome-dy）
首先来个开场白，很荣幸收到芯片之家的邀请写下了我人...
+33
PCB设计
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fpgaFans, fpgaFans
8个月前更新
65次阅读
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老板说，单片机，Flash模拟EEPROM，16字节，算法轮询存储给我做到100万次的存储次数
在单片机开发中，数据存储是一个绕不开的话题。EEPROM因其非易失性存储特性，常用于保存配置参数等数据。然而，EEPROM的擦写次数...
+1
Anlogic-安路
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fpgaFans, fpgaFans
11个月前发布
144次阅读
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电机驱动板发烫严重怎么办？一份大厂PCB布局指南参考
作者：Pete Millett, Technical Marketing Engineer, Monolithic Power Systems，翻译：Toffee Jia，来源：MPS电机驱动 IC 传递...
+16
PCB设计
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zzzz@
11个月前更新
73次阅读
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提问
高云和modelsim联合仿真
高云云原软件上编写玩测试文件后到modelsim中仿真，编译全都通过了，但是出不来波形，有工程师遇到类似情况吗？如何解决的呢？
Gowin-高云
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大山雀
11个月前发布
23次阅读
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求助！自定义IP核无法再次修改
在调试一个自定义IP核，发现对IP核工程里的.v源文件做的修改无效。排查后发现是顶层工程会复制一份源文件到.gen目录里，架空了原本的源文件。好比我的自定义IP核里的源文件是LOGIC.v，顶层工程在导入IP时会复制一个LOGIC1.v来并以此为准，对LOGIC.v的修改并不...
Xilinx-AMD
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qzxqq
11个月前发布
68次阅读
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AL-LINK驱动安装失败
我重启了电脑和设置BIOS中的“Secure Boot”为disable均无法安装驱动，怎么解决？我的驱动目录和网站上教程不一样（补充：Potato...
Anlogic-安路
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XL_易灵思FPGA
11个月前更新
15次阅读
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undefined reference to ‘trap_entry’
客户新建的工程，报undefined reference to 'trap_entry'，这是因为程序中调用了trap_entry，但是在makefile中缺少 “${STAND...
易灵思(Elitestek)
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Apex
11个月前更新
54次阅读
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提问
安路自定义IP打包
请教下各位，我现在用的是6.0.3版本的TD，已经取消了在生成IP核时候的IP SIM选项，只能选择IP，那怎么仿真呢？还有就是我的源文...
Anlogic-安路
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XL_易灵思FPGA
10个月前发布
42次阅读
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Internal error Fail to run Efinity Programmer
Detected general exception: The device has no langid (permission issue,no string descriptors supported or device error)...
易灵思(Elitestek)
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Gui San
10个月前发布
39次阅读
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BRAM IP 复位信号无效
经过测试发现BRAM IP通过复位口一键复位没有效果，一开始以为是复位高电平时间过短，就持续了十几个周期，也没有复位，只能通过写0来复位。对接的代理技术支持说复位口确实无法复位，和ram的架构有关系，那如果BRAM会这样，那其余memory IP会不会也有相同的问...
易灵思(Elitestek)
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龙美梁
10个月前更新
56次阅读
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提问
安路 PH1 LVDS rx 应该如何使用与调试？
目前给的LVDS rx 为 一个源码模块，但是我收到前端数据解码点屏画面会闪烁黑色，但是没有相关调试经验，请问大家是如何调试这部...
Anlogic-安路
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sunnyyyyy
10个月前发布
58次阅读
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fpga为什么IO 换一个约束引脚，绕线失败
请教一下前辈，1.FPGA为什么换一个线就绕线失败当前资源占用：swd 下载口引出在1.8v的IO上，想换一个3.3V的引脚，结果发现只修改...
Xilinx-AMD
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XL_易灵思FPGA
10个月前更新
33次阅读
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riscv-none-embed/bin/ld.exe: cannot open linker script file : No such file or directory
客户在使用tj375时遇到，tj375其他工程的makefile里有个default.ld文件，复制过来编译可以过了
易灵思(Elitestek)
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XL_易灵思FPGA
10个月前发布
166次阅读
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Efinity软件
通过网盘分享的文件：efinity-2025.1.110-windows-x64-pgm.msi等2个文件链接: https://pan.baidu.com/s/1kIHBo-Pwcb6yT0J8062CwQ 提取码: mcr6 --来自百度网盘超级会员v6的分享 相关安装包通过网盘分享的文件：jre-8u381-windows-x64.exe等5个文件链接: ...
易灵思(Elitestek)
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XL_易灵思FPGA
10个月前发布
9次阅读
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shutdown command invoked
重启电脑
易灵思(Elitestek)
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xiemenga11
8个月前更新
90次阅读
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FPGA基础：一文吃透CRC算法（上）
前言在很多以太网、SATA 或其他高速接口项目中，我们经常会接触到 CRC（循环冗余校验）。通常，工程师会通过网站或软件工具生成...
Anlogic-安路
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xiemenga11
8个月前更新
70次阅读
关注
FPGA基础：一文吃透CRC算法（下）——CRC硬件加速原理深度解析
前言在很多以太网、SATA 或其他高速接口项目中，我们经常会接触到 CRC（循环冗余校验）。通常，工程师会通过网站或软件工具生成...
Anlogic-安路
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15124424980
10个月前发布
56次阅读
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EDA和fpga的区别
简单来说，EDA是“工具”，而FPGA是“材料”。用一个比喻来理解：EDA 就像是建筑师和工程师使用的一整套设计软件和工具（如AutoCAD, Photoshop, 结构仿真软件等）。FPGA 就像是一块可塑性极强的万能建材（比如乐高积木），你可以用它来搭建出房子、汽车、机...
Xilinx-AMD
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qzxqq
10个月前发布
55次阅读
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Potato PIE V4.3 摄像头无图像输出
HDMI
开发板在没有烧录第18个例程（显示摄像头图像）前，测得R31处的时钟为10Mhz，但是烧录了第18个例程后，R31处的时钟变成只有2.5 ~...
Anlogic-安路
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FDD-RTL
10个月前发布
21次阅读
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提问
GT设置 Combine plus/minus commas
GT_WIZARD IP中在对齐中有一个选项： Combine plus/minus commas ，看手册描述是如果使能该选项，则MCOMMA和PCOMMA模式将合并，comma对齐模块将在串行流中搜索两个K码，实现16b或20b的K码对齐功能。有点疑问，勾选后需要在接收端连续检测两个BC。那怎么分辨两...
Xilinx-AMD
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FY P
10个月前发布
17次阅读
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Lattice Radiant 2023.2 Reveal Analyzer/Controller Startup Wizard
LATTICE Radiant 2023.2 使用Reveal Analyzer/Controller Startup Wizard，detect usb port 同样的安装操作，另一台电脑可...
Lattice-莱迪斯
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ICMaker
10个月前发布
328次阅读
关注
License expired处理方法
首先用我们提供的新license替换类似路径下原有的lic.替换后如果仍报错，Project--->Clean Project
Anlogic-安路
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XL_易灵思FPGA
10个月前发布
25次阅读
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每次插入新的下载器或者更换USB口都需要重新安装驱动
新插入的下载器一般显示 COM口.把COM口卸载掉。同理把隐藏的设备的驱动全部卸载掉可以看到很多隐藏设备 删除设备管理器隐藏的设...
易灵思(Elitestek)
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zhenfanhei
10个月前发布
22次阅读
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OSERDES2要配合BUFIO2吗？如果使用不在同一BANK的IO做为时钟要怎么处理呢？
大家好，新手使用spartan6的OSERDES2搞lvds输出， 仿真正常.BANK0做为单端输入28bit单端数据，CLK没接在GCLK引脚BANK1做为LVDS输出， 必须要bank1的GCLK脚接入时钟才行吗？可以使用PLL或者DCM来驱动吗？谢谢大家！
Xilinx-AMD
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XL_易灵思FPGA
10个月前发布
17次阅读
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number of data lanes 4 doesn’t match with Lane assignment count
从下图看PHY lane2，但是interface关闭重新打开之后才看到这个现象
易灵思(Elitestek)
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ICFPGAer
9个月前发布
33次阅读
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提问
高云FPGA和Xilinx FPGA吉比特收发器通信
高云的吉比特收发器支持协议Roralink 64/66b, 这个协议是否兼容Aurora 64/66b, 设计想利用高云吉比特收发器发送，Xlinx的GTX接收，是否能实现正确功能？
Gowin-高云
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ryfpga
9个月前发布
15次阅读
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adpcm自适应差分脉冲编码调制
因为声音一般是连续的，也就是频率足够快的情况下，前后两个采样值之间的差异会比较小。我们就利用这个特性来对数据进行压缩，也就是对两次采样值的差再做一次量化，由于这个差值比较小，因此我们可以使用更少的bit来存储，这样就实现了压缩的结果。如上图所...
FPGA开源项目
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ryfpga
9个月前发布
13次阅读
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语音信号压缩与解压缩
语音信号压缩与解压缩是一项重要的技术，它在语音通信、语音存储和语音处理等领域起着关键作用。在这篇博文中，我们将介绍一种基于自适应差分脉冲编码调制（Adaptive Differential Pulse Code Modulation，ADPCM）的语音压缩技术。语音信号是一种连续的模拟信...
Gowin-高云
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Shurlormes
9个月前更新
124次阅读
关注
Type-C的CC引脚确实设计得比较精妙
对于USB Type-C解决方案，连接器上的CC1和CC2引脚在源端与接收端之间承担连接建立与管理的关键功能。主要用于实现以下目标：检测...
PCB设计
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Hazy
9个月前发布
99次阅读
关注
提问
USB3.0数据采集系统谁能帮忙实现
USB3.0数据采集系统谁能帮忙实现
Xilinx-AMD
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