SOC FPGA论坛首页-ChipDebug-第62页

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Xilinx FPGA AI开发工具AIE(4)—AIE编译器和X86模拟器

在之前的文章中，我们介绍了如何在Vitis下创建一个AIE工程以及AIE工程中的graph和kernel等基本概念，回顾一下，我们可以看到AIE...

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Xilinx FPGA AI开发工具 AIE(3)—理解AIE编程中的Kernel

在上一篇文章中我们介绍了AIE中的graph。graph通常在一个.h文件中描述，可认为是AIE应用工程的顶层文件，位置仅次于仿真文件，我...

Xilinx FPGA AI开发工具 AIE(3)—理解AIE编程中的Kernel-ChipDebug

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https://chipdebug.com/forum-post/52660.html https://chipdebug.com/forum-post/52681.html

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Xilinx FPGA AI开发工具AIE(5)—针对AI Engine进行编译

在上一篇文章中，我们介绍了针对x86处理器编译AIE并执行功能仿真。在本篇文章中，我们将介绍针对AI Engine模型编译AIE并执行仿真...

Xilinx FPGA AI开发工具AIE(5)—针对AI Engine进行编译-ChipDebug

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Xilinx FPGA AI开发工具 AIE(6)—用Vitis Analyzer查看AIE编译结果

在上一篇文章中我们介绍了运行AIE编译器编译graph和kernel相关代码，目标是AIE仿真器。这篇文章我们将重点介绍如何用Vitis Analy...

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Xilinx FPGA AI开发工具 AIE(7)—理解Runtime Ratio

在描述graph的.h文件中，我们需用对每个kernel设置runtime ratio，如下图所示代码第26行和第27行。通常这个值介于0和1之间，表征...

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Xilinx FPGA AI开发工具AIE(8)—创建一个包含PL/PS/AIE的Vitis工程（1）

打开Vitis例子工程首先，按照下述步骤打开Vitis例子工程：第一步：打开Vitis 2021.2，设置好workspace第二步：在Welcome页...

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Xilinx FPGA AI开发工具 AIE(9)—创建一个包含PL/PS/AIE的Vitis工程（2）

在前一篇文章中我们介绍了如何创建一个包含PL/PS和AIE三个domain的Vitis工程，接下来我们介绍一下如何编译该工程。打开文件ful...

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Xilinx FPGA AI开发工具 AIE(13)—标量/向量处理单元

AI Engine包含一个标量处理单元和一个向量处理单元。其中标量处理单元用于程序控制（分支，比较）、标量数学运算、非线性函数和...

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Xilinx FPGA AI开发工具 AIE(14)—AI Engine API简介

起初，在Xilinx推出包含AI Engine的FPGA芯片Versal AI Core时，针对AI Engine的编程方式为Intrinsics。Intrinsics可理解为已经被...

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Xilinx FPGA AI开发工具AIE(15)—AI Engine中的数据类型（1）

数据类型是我们使用C++编程时必须明确的一项内容。针对AI Engine，这一点尤为重要。因为不同的数据类型所支持的运算是不同的。对...

Xilinx FPGA AI开发工具AIE(15)—AI Engine中的数据类型（1）-ChipDebug

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4年前更新43次阅读

Xilinx FPGA AI开发工具AIE(16)—AI Engine中的数据类型（2）

除了向量vector之外，AI Engine还提供另一种数据类型累加器accum。累加器本质上是乘法器的输出，与vector类似，有固定的硬件单元...

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4年前更新134次阅读

xilinx FPGA 开发工具 Vivado log文件包含什么信息（1）

无论是综合（Synthesis）还是实现（Implementation），Vivado在运行过程中都会生成日志文件。文件名为runme.log。这个文件位于相...

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Xilinx FPGA开发工具 Vivado增量综合技术

Vivado不仅提供了增量布局布线，还提供了增量综合。这对于进一步缩短编译时间是很有帮助的。通常情况下，使用增量综合可以使综合...

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为什么在Xilinx FPGA的手工布线中Pblock最好是矩形？

在DFX设计中，我们要手工布局（floorplan）完成面积和位置约束；在非DFX设计中，有时为了实现时序收敛，我们也会用手工布局的方...

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Xilinx FPGA开发工具 Vivado机器学习策略怎么用

Vivado机器学习策略随着版本的更新也一直在演进，在最新发布的2022.1版本中，机器学习策略的用户友好性进一步增强。使用机器学...

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Xilinx FPGA 功耗评估工具 XPE中的routing complexity怎么填？

在对Xilinx FPGA设计进行功耗评估时，都要用到XPE（Xilinx Power Estimator）。从2015.4版本开始，针对UltraScale/UltraScale+...

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基于机器学习的资源评估

Vivado 2022.1已正式发布，今天我们就来看看其中的一个新特性。基于机器学习的资源评估对于Vivado IP Catalog中的IP，在2022.1...

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FPGA新闻资讯

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4年前更新40次阅读

xilinx FPGA 跟I/O相关的几个tcl命令分享

设计分析时，我们除了查看资源利用率、时序指标、功耗等基本信息之外，有时也需要查看跟输入/输出管脚相关的信息，此时，就要用...

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xilinx FPGA开发工具Vivado下查看芯片资源

在芯片选型时，我们常常需要查看芯片的资源情况，此时，就要用到选型手册。通常，Xilinx对于每个系列的FPGA都会有对应的选型手册...

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Xilinx FPGA开发工具Vivado Synthesis的各种流程讲解

全局综合（Global Synthesis）全局综合意味着整个设计在一个Synthesis Design Run流程中完成，这样会带来几个好处。一是使得综...

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Xilinx FPGA AI开发工具AIE(17)—更新RTP（1）

AIE Kernel有时需要由外部提供参数更新kernel行为，此时就要用到RTP（Run-Time Parameter）。AIE支持两种类型的RTP，一种是异步...

Xilinx FPGA AI开发工具AIE(17)—更新RTP（1）-ChipDebug

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Xilinx FPGA AI开发工具AIE(18)—更新RTP（2）

如前所述，RTP也可以是数组。我们看一下数组为RTP的一个例子。如下图所示，HLS Kernel random_noise产生输入数据传递给AIE Ker...

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Xilinx FPGA AI开发工具AIE(19)—Packet Switching（1）

多个stream数据流可以共享一个物理通道，这个物理通道可以是PL到AIE也可以是AIE到PL。这样的好处是节省了PL接口，尤其适用于低带...

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4年前更新22次阅读

Xilinx FPGA AI开发工具AIE(20)—Packet Switching（2）

实际应用packet switching时，数据由PL侧生成通过PL Interface传递给AIE Kernel。这就要求PL侧需要按照packet的格式发送数据。...

Xilinx FPGA AI开发工具AIE(20)—Packet Switching（2）-ChipDebug

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Xilinx FPGA 开发工具Vitis HLS 2022.1新特性： performance pragma

Vitis HLS 2022.1新增了一个pragma名为performance，其施加对象是指定函数或循环。如果是循环，要求循环边界是固定常数，若循环...

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Xilinx FPGA开发工具Vitis HLS 2022.1：如何阅读C Synthesis生成报告

相比于Vivado HLS，Vitis HLS在C Synthesis之后生成的报告内容更加丰富，更有利于工程师对设计进行分析。这里我们以Vitis HLS 20...

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用硬件思维描述Xilinx FPGA开发工具HLS设计

ESL (Electronic System Level)设计理念最早可追溯至2001年，其核心思想是通过高层次语言如C/C++或图形设计工具描述或搭建系统行...

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Xilinx FPGA开发工具Vitis Library你用了吗？

对于传统的RTL代码开发方式，Vivado提供了很多IP，这些IP已经通过验证，可以快速地布署在用户的设计中，从而加速开发进程，缩短...

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如何在Xilinx FPGA开发工具HLS中使用AXI4-Stream接口

AXI4-Stream接口在进行数据传输时是顺序传输的，类似于FIFO，先进先出，这意味着需要映射为AXI4-Stream接口的函数形参只能被读取...

如何在Xilinx FPGA开发工具HLS中使用AXI4-Stream接口-ChipDebug

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Xilinx FPGA开发工具HLS四种方式推断出AXI4 Stream接口（2）

方式3：借助Stream实现AXI4 Stream接口Vitis HLS专门提供了stream库，若函数形参为stream类型，那么默认情形下Vitis HLS会将其映...

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