SOC FPGA论坛首页-ChipDebug-第60页

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3年前更新51次阅读

双线性插值算法公式分析及FPGA实现初步构架

一、双线性插值概述
双线性插值作为OpenCV中默认使用的图像缩放算法，其效果和速度都是不错的。并且效果也比较稳定，计算复杂度并不算太高。我看了很多网上的算法，自己也没看太懂，下面是从网上找的双线性插值算法的讲解。 “图像的双线性插值放大...

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3年前更新1次阅读

FPGA学习-从D触发器的角度说明建立和保持时间

从D触发器的角度说明建立和保持时间.
上图是用与非门实现的D触发器的逻辑结构图,CP是时钟信号输入端,S和R分别是置位和清零信号，...

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3年前更新193次阅读

FPGA学习-PL控制PS端DDR的设计

构建SoC系统，毕竟是需要实现PS和PL间的数据交互，而像上一讲那样PL主机与PL从机之间通过AXI4-Lite总线进行交互有点杀鸡用牛刀了...

FPGA学习-PL控制PS端DDR的设计-ChipDebug

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3年前更新7次阅读

Xilinx 7 系列FPGA 的存储资源优势

设计中存储资源的使用不同的用户可能需要不同容量的RAM来构建他们的特定应用。所以FGPA底层的RAM基块大小就是一个...

Xilinx 7 系列FPGA 的存储资源优势-ChipDebug

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3年前更新6次阅读

FPGA开发流程每一环节的物理含义和实现目标

FPGA的开发流程是遵循着ASIC的开发流程发展的，发展到目前为止，FPGA的开发流程总体按照图1进行，有些步骤可能由于其在当...

FPGA开发流程每一环节的物理含义和实现目标-ChipDebug

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3年前更新8次阅读

FPGA入门-查找表结构和乘积项结构

查找表（Look-Up-Table)简称为LUT，LUT本质上就是一个RAM。目前FPGA中多使用4输入的LUT，所以每一个LUT可以看成一个有4位地址线...

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3年前更新394次阅读

FPGA学习-VHDL和Verilog中数组定义、初始化、赋值方法

VHDL和Verilog数组的定义、初始化、赋值的方法不只一种，以下是本人常用的方法，可能不是最方便的，但是比较好理解，...

FPGA学习-VHDL和Verilog中数组定义、初始化、赋值方法-ChipDebug

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3年前更新7次阅读

FPGA静态时序分析—IO口时序

1.1 概述在高速系统中FPGA时序约束不止包括内部时钟约束，还应包括完整的IO时序约束和时序例外约束才能实现PCB板级的时序收敛...

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3年前更新128次阅读

基于Xilinx ZYNQ和7 Serises FPGA的MIPI DPHY 接口实现分享

这次分享一个在Xilinx FPGA实现MIPI DPHY接口的案例（包括CIS协议层）。截止目前为止，Xilinx仅在Ultrascale+及其以上版本的FPGA...

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易灵思FPGA–PLL资源

易灵思FPGA之PLL简介一.PLL简介 1--PLL 是什么 2--工作原理二.常见FPGA器件PLL资源概况 1--Xilinx 2--Altera 3--Lattice 三.易...

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3年前更新182次阅读

基于易灵思开发板RiscV的调试流程

基于易灵思开发板RiscV的调试流程一、相关环境准备1.软件Install2.硬件Device二、硬件环境搭建1.开发板连接2.下载代码到开发板三...

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3年前更新20次阅读

备忘录–基于FPGA的CRC校验

基于FPGA的CRC校验实现一、CRC概述二、实现原理三、代码实现四、备忘录
一、CRC概述已经有大量的文章中解释了CRC的原理实现...

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3年前更新93次阅读

易灵思FPGA MCU软核RiscV的试错小结

易灵思RiscV的试错小结一、环境二、Eclipse Error1. make: *** No rule to make target '../../../bsp//include/soc.mk'. Stop...

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3年前更新179次阅读

易灵思FPGA—LVDS资源使用

易灵思FPGA的LVDS设置使用一、LVDS概述二、IP调用三.代码定义小结一、LVDS概述LVDS，Low Voltage Differential Signaling，低...

易灵思FPGA---LVDS资源使用-ChipDebug

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3年前更新41次阅读

易灵思FPGA–设计笔录不间断更新

应用小技巧软件设计部分硬件设计部分
软件设计部分
1. DDR的硬核里有自动校准和OCT设置；
LPDDR最低可以跑100M，DDR最低可以跑...

易灵思FPGA--设计笔录不间断更新-ChipDebug

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3年前更新38次阅读

基于易灵思FPGA的呼吸灯

基于FPGA的PWM实现一 .原理概述二 .代码实现一 .原理概述PWM，Pulse Width Modulation，脉冲宽度调制，也就是说脉冲波形的占空比是可以调节。呼吸灯顾名思义，随着呼吸的节奏，灯也是逐步变亮和变灭，这是两个步骤。我们将开始点亮和最亮这段时间，无限等分，...

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3年前更新84次阅读

易灵思FPGA–Programming Mode

易灵思FPGA下载模式的选择一、下载模式概述二、实际中遇到的问题 1. SPI Active 2. SPI passtive 3. SPI JTAG 4. SPI Active ...

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3年前更新100次阅读

易灵思FPGA–Error 错误集锦

试错集合一.引脚锁定设置 1.LVDS 2.MIPI 3.IO bank 4.PLL 二.IP-Manager 三.综合/布局布线三.下载编程
一.引脚锁定设置
1.LVDS...

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3年前更新70次阅读

易灵思FPGA-项目设计指南一

易灵思FPGA-项目设计指南一原理背景模块实例例化顶层和做时序约束强调原理背景我们以往的做工程的是习惯，先完成代码端的任务...

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3年前更新232次阅读

易灵思FPGA-原语使用指南（不间断更新）

易灵思FPGA-原语使用指南原语手册原语使用DSP Block---EFX_DSP48EFX_ADDEFX_COMB4EFX_ADDEFX_DPRAM10EFX_GBUFCE原语手册打开...

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3年前更新71次阅读

易灵思FPGA 模拟HDMI 1.4 跑到750MHz(1080P显示)

易灵思钛金系列FPGA Ti60F255的开发板一直没能挤出时间来移植一下HDMI 1.4的显示方案，今天我们就来挑战一下IO模拟1080P60，把易...

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3年前更新34次阅读

易灵思FPGA驱动LVDS屏

国产FPGA现在真是遍地开花，带头的大哥有紫光同创，安路科技的FPGA，目前已经被大厂批量使用；中小规模的还有高云、智多晶、京微...

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易灵思T35 FPGA驱动LVDS显示屏

易灵思FPGA，天生适合MIPI/LVDS等相关应用，加上硬核DDR3控制器，简直就是完美。
T35F324开发板支持LVDS LCD显示与HDMI显示，具...

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3年前更新102次阅读

intel FPGA 固件 AES加密应用笔记

FPGA在运行期间，把配置文件存储在SRAM中。SRAM是易失性的。掉电之后会丢失，所以FPGA每次上电都要从外部的Flash中加载数据到FPG...

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3年前更新32次阅读

Intel Arria10 Serdes的参考时钟

最近有两个客户都涉及到了Serdes的参考时钟问题。对于Arria10 来说每个Bank 6个transceiver ,两对参考时钟，如果在多路输入中，...

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3年前更新22次阅读

intel FPGA 硬件兼容设计

intel器件在同一个系列有些封装在不同资源下是可以兼容硬件设计的。下面来说一下硬件兼容设计。打开Chip Planner,在菜单View下面...

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3年前更新15次阅读

Intel FPGA 软核MCU Nios内部RAM固化配置

选择BSP Editor->Settings ->Advanced->hal->linker，然后勾选allow_code_at_reset。当然如果勾选enable_alt_load和...

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3年前更新42次阅读

Intel FPGA Nios ii SPI调试经验

关于SPI的相关接口程序可以在路径_bsp->drivers -> inc和_bsp ->drivers -> src中分别找到对就的.h和.c文件，名字为...

Intel FPGA Nios ii SPI调试经验-ChipDebug

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3年前更新19次阅读

Intel Arria10 FPGA CDR锁定方式

每个通道的PMA包括一个通道PLL可以配置成接收器CDR。还可以把通道1和4的PLL配置成CMU PLL用于发送器。 CDR有两种锁定方式1、L...

Intel Arria10 FPGA CDR锁定方式-ChipDebug

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3年前更新25次阅读

Intel Arria10 FPGA 多个IP块之间动态重配接收合并(共享)

一组收发器只有一组动态重配置接口，也就是说该动态重配置接口是同时对应收发器的接收与发送通道的。如果在例化IP的过程中分别例...

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