SOC FPGA论坛首页-ChipDebug-第60页

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PCIe扫盲——中断机制介绍（INTx）

PCIe 一个简单的PCI总线INTx中断实现流程，如下图所示。
1. 首先，PCI设备通过INTx边带信号产生中断请求，经过中断控制器（In...

PCIe扫盲——中断机制介绍（INTx）-ChipDebug

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PCIe扫盲——两种中断传递方式

PCIe 为了能够让一些优先级高的事务得到优先处理，PCI总线支持外设中断用以提高总线性能。PCIe总线继承了PCI总线的所有中断特性（...

PCIe扫盲——两种中断传递方式-ChipDebug

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PCIe扫盲——高级错误报告AER（二）

PCIe 这一篇文章讲一讲，高级错误报告（Advanced Error Reporting，AER）关于可校正和不可校正错误的相关寄存器，以及Root如何处理来...

PCIe扫盲——高级错误报告AER（二）-ChipDebug

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PCIe扫盲——高级错误报告AER（一）

PCIe 前面的文章提到过高级错误报告（Advanced Error Reporting，AER），接下来详细地介绍一下这一功能。在已有的PCIe错误报告机...

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PCIe扫盲——PCIe错误报告机制

PCIe PCIe总线有三种错误报告方式，分别是：
1. Completions：通过Completion中的状态位向Requestor返回错误信息
2. ...

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PCIe扫盲——PCIe错误源详解（二）

PCIe 这篇文章主要介绍事务（Transaction）错误、链路流量控制（Link Flow Control）相关的错误、异常的TLP（Malformed TLP）以及...

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PCIe扫盲——PCIe错误源详解（一）

PCIe 这篇文章来详细地分析一下各种错误源的产生原理，由于内容较多，因此分为两篇文章。第一篇介绍一下ECRC校检错误和Data Poisoning...

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4年前更新46次阅读

PCIe扫盲——PCIe错误检测机制

PCIe PCIe总线错误检测囊括了链路（Link）上的错误以及包传递过程中的错误，如下图所示。用户设计的应用程序层中的错误不属于链路传输...

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PCIe扫盲——PCIe错误定义与分类

PCIe 前面的文章提到过，PCI总线中定义两个边带信号（PERR#和SERR#）来处理总线错误。其中PERR#主要对应的是普通数据奇偶校检错误（Pa...

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PCIe扫盲——Lattice ECP3/ECP5 SerDes简介

PCIe FPGA发展到今天，SerDes (Serializer - Deserializer) 基本上是标配了。从PCI到PCI Express，从ATA到SATA，从并行ADC接口到JESD2...

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PCIe扫盲——物理层电气部分基础（二）之De-emphasis

PCIe 这一篇文章中，我们主要来聊一聊PCIe中的信号补偿技术（Signal Compensation）——De-emphasis。需要注意的是，Gen1&Gen2与G...

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PCIe扫盲——物理层电气部分基础（一）

PCIe 之所以把物理层电气部分的文章放在链路初始化与训练文章的后面，是因为这一部分涉及到一些相关的概念，如Beacon Signal、LTSSM等...

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PCIe扫盲——链路初始化与训练基础（三）之LTSSM

PCIe 这一篇文章来简单地介绍一下链路训练状态机（Link Training and Status State Machine，LTSSM），并简要地介绍各个状态的作用和...

PCIe扫盲——链路初始化与训练基础（三）之LTSSM-ChipDebug

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PCIe扫盲——链路初始化与训练基础（二）

PCIe 前面的文章中提到过，Ordered Sets分别有以下几种：TS1 and TS2 Ordered Set (TS1OS/TS2OS)、Electrical Idle Ordered Set (EIOS...

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PCIe扫盲——链路初始化与训练基础（一）

PCIe PCIe总线中的链路初始化与训练（Link Initialization & Training）是一种完全由硬件实现的功能，处于PCIe体系结构中的物理层...

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PCIe扫盲——物理层逻辑部分基础（三）

PCIe 这一篇文章来继续聊一聊接收端物理层逻辑子层的实现细节。回顾一下之前的那张图片：
其中的一个Lane的具体逻辑如下图所示：
其中...

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PCIe扫盲——物理层逻辑部分基础（二）

PCIe 上一篇文章中提到了Mux会对来自数据链路层的数据（TLP&DLLP）插入一些控制字符，如下图所示。当然，这些控制字符只用于物理...

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PCIe扫盲——物理层逻辑部分基础（一）

PCIe 首先，回顾一下，之前看了很多遍的PCIe的Layer结构图：PCIe中的物理层主要完成编解码（8b/10b for Gen1&Gen2，128b/130b...

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PCIe扫盲——Ack/Nak 机制详解（二）

PCIe 这一篇文章来简单地分析几个Ack/Nak机制的例子。
Example 1. Example of Ack
Step1 设备A准备依次向设备B发送5个TLP，其对...

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PCIe扫盲——Ack/Nak 机制详解（一）

PCIe 前面在数据链路层入门的文章中简单地提到过Ack/Nak机制的原理和作用，接下来的两篇文章中将对Ack/Nak机制进行详细地介绍。
Ack/N...

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PCIe扫盲——DLLP（数据链路层包）详解

PCIe 首先说明一下，在本次连载的博文中，DLLP一般指的是由发送端的数据链路层发送，接收端的数据链路层接收的数据包，其和事务层（Tr...

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PCIe扫盲——Quality of Service简介

PCIe 前面的文章中介绍过，为了保证视频、音频等数据得到优先传输，PCIe总线实现了一种叫做Quality of Service（QoS）的机制。QoS可以...

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PCIe扫盲——Flow Control基础（二）

PCIe 在任何事务层包（TLP）发送之前，PCIe总线必须要先完成Flow Control初始化。当物理层完成链路初始化后，便会将LinkUp信号变为有...

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PCIe扫盲——Flow Control基础（一）

PCIe Flow Control即流量控制，这一概念起源于网络通信中。PCIe总线采用Flow Control的目的是，保证发送端的PCIe设备永远不会发送接收...

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PCIe扫盲——TLP Header详解（四）

PCIe PCIe中的Message主要是为了替代PCI中采用边带信号，这些边带信号的主要功能是中断，错误报告和电源管理等。所有的Message请求采...

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PCIe扫盲——TLP Header详解（三）

PCIe Completions
Completions的TLP Header的格式如下图所示：
这里来解释一下Completion Status Codes
· 000b (SC) S...

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PCIe扫盲——TLP Header详解（二）

PCIe 下面用几个具体的例子来讲解TLP Header的格式与作用。因为内容较多，所以分为多篇文章分别进行介绍。第一篇（即本文）介绍IO Req...

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PCIe扫盲——TLP Header详解（一）

PCIe 事务层包（TLP）的一般格式如下图所示：
前面的文章介绍过，TLP Header为3DW或者4DW，Data Payload为1-1024DW，最后的TLP Digest...

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PCIe扫盲——TLP路由之Implicit Routing

PCIe 模糊路由（Implicit Routing，又译为隐式路由）只能用于Message的路由。前面的文章中多次提到过，PCIe总线相对于PCI总线的一大改...

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PCIe扫盲——TLP路由之Address Routing

PCIe 地址路由（Address Routing）的地址包括IO和Memory。对于Memory请求来说，32bit的地址使用3DW的Header，64bit的地址使用4DW的Hea...

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