SOC FPGA论坛首页-ChipDebug-第759页

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等级-LV1-ChipDebug

3年前更新31次阅读

莱迪思动态前瞻：开发者大会即将到来

备受期待的莱迪思开发者大会即将到来，莱迪思也刚刚公布了大会的全部议程。在12月5日至7日的三天时间内将举办一系列精彩的主题演...

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Lattice-莱迪斯

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等级-LV3-ChipDebug

3年前更新1584次阅读

安路TangDynasty(TD)中BRAM 模块IP使用

AL3 系列器件支持嵌入式存储器模块（Embedded Memory Block）。 AL3-10 中包括两类 EMB： EMB9K 和 EMB32K。EMB9K 每块容量 9Kbi...

安路TangDynasty(TD)中BRAM 模块IP使用-ChipDebug

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等级-LV3-ChipDebug

3年前发布22次阅读

EF2M程序烧写完MCU不生效的处理办法

EF2M芯片在完成FLASH下载后MCU程序不生效的情况下，需要拉低一下PROGRAMN即可启动生效。猜测原因与其底层机制有关。

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等级-LV2-ChipDebug

3年前更新153次阅读

技术白皮书 | EasyCDR®——满足您特定需求的定制化解决方案

1. SerDes介绍
SerDes由串行器（Serializer）和解串器（Deserializer）两个英文单词组合而成。SerDes可以通过同轴电缆或双绞线传...

技术白皮书 | EasyCDR®——满足您特定需求的定制化解决方案-ChipDebug

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等级-LV2-ChipDebug

3年前更新38次阅读

如何做到一套FPGA工程无缝兼容两款不同的板卡？

试想这样一种场景，有两款不同的FPGA板卡，它们的功能代码90%都是一样的，但是两个板卡的管脚分配完全不同，一般情况下，我们需...

如何做到一套FPGA工程无缝兼容两款不同的板卡？-ChipDebug

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等级-LV2-ChipDebug

3年前更新67次阅读

Xilinx FPGA芯片内部时钟和复位信号使用

如果FPGA没有外部时钟源输入，可以通过调用STARTUP原语，来使用FPGA芯片内部的时钟和复位信号，Spartan-6系列内部时钟源是50MHz...

Xilinx FPGA芯片内部时钟和复位信号使用-ChipDebug

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等级-LV2-ChipDebug

3年前更新613次阅读

Xilinx FPGA Multiboot设计与实现（Spartan-6和Kintex-7示例）

都有哪些内容？
FPGA固件升级方案
Golden镜像和Multiboot镜像简介
ISE环境下实现（XC6SLX9）

Xilinx FPGA Multiboot设计与实现（Spartan-6和Kintex-7示例）-ChipDebug

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等级-LV2-ChipDebug

3年前更新118次阅读

获取Xilinx FPGA芯片IDCODE的4种方法（支持任何FPGA型号）

Xilinx任何一款FPGA型号都有一个唯一的IDCODE，用来区分不同的产品，同一型号不同封装的FPGA IDCODE是一致的，可以通过JTAG、ICA...

获取Xilinx FPGA芯片IDCODE的4种方法（支持任何FPGA型号）-ChipDebug

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等级-LV1-ChipDebug

3年前更新254次阅读

万字长文带你搞懂JTAG的门门道道

前言
JTGA这个东西IC和嵌入式靓仔们肯定是有用过的，但是对于JTAG内部的东西，以及实现如果不了解的，可以看看这篇文章。
之前和...

万字长文带你搞懂JTAG的门门道道-ChipDebug

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FPGA常见问题

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等级-LV1-ChipDebug

3年前更新100次阅读

技术货：傅立叶分析和小波分析之间的关系？（通俗讲解）

从傅里叶变换到小波变换，并不是一个完全抽象的东西，完全可以讲得很形象。小波变换有着明确的物理意义，如果我们从它的提出时所...

技术货：傅立叶分析和小波分析之间的关系？（通俗讲解）-ChipDebug

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等级-LV4-ChipDebug

3年前更新126次阅读

一个硬件工程师说：RF 数据转换器软件驱动真的很简单！

转自Xilinx 官微
在我的职业生涯中，我一直从事模拟和混合信号系统、FPGA 架构、I/O 和信号完整性方面的工作。所以我真的...

一个硬件工程师说：RF 数据转换器软件驱动真的很简单！-ChipDebug

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一个硬件工程师说：RF 数据转换器软件驱动真的很简单！-ChipDebug

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等级-LV2-ChipDebug

3年前更新228次阅读

精set_input_delay如何约束？

首先还是需要明确一点，这个约束没有延迟的作用，如果需要对输入信号做延迟，就要使用IODELAY这种原语。
什么是input_delay？
...

set_input_delay如何约束？-ChipDebug

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FPGA常见问题

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等级-LV1-ChipDebug

3年前更新155次阅读

光刻机行业报告2023

转自网络，报告来源：中泰电子团队

光刻机行业报告2023-ChipDebug

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FPGA新闻资讯

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等级-LV1-ChipDebug

3年前更新157次阅读

【FPGA图像处理实战】- RGB与HSV互转

HSV颜色空间也是图像处理中常用一个颜色空间，主要应用于调色处理。本文将介绍一下RGB与HSV互转，其中复杂度比“RGB与YUV互...

【FPGA图像处理实战】- RGB与HSV互转-ChipDebug

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【FPGA图像处理实战】- RGB与HSV互转-ChipDebug

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FPGA常见问题

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等级-LV1-ChipDebug

3年前更新44次阅读

单独使用modelsim仿真xilinx

如何使用modelsim仿真xilinx 直接在modelsim软件内执行.do文件进行仿真，不通过vivado调用modelsim，vivado仅用于生成IP核。 1....

单独使用modelsim仿真xilinx-ChipDebug

单独使用modelsim仿真xilinx-ChipDebug

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等级-LV4-ChipDebug

3年前更新212次阅读

了解并缓解 Xilinx 7 系列器件中的系统级 ESD 和 EOS 事件

By: James Karp, Michael Hart, and Tc Chai
半导体行业的规模化趋势（称为“摩尔定律”）会导致集成电路组件级静电放电 (ESD) ...

了解并缓解 Xilinx 7 系列器件中的系统级 ESD 和 EOS 事件-ChipDebug

了解并缓解 Xilinx 7 系列器件中的系统级 ESD 和 EOS 事件-ChipDebug

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等级-LV1-ChipDebug

3年前更新41次阅读

莱迪思不断快速扩展产品组合，开启下一个创新时代

全新推出莱迪思Avant-G和Avant-X中端FPGA、专用解决方案集合和软件更新
在今天的莱迪思开发者大会上，莱迪思半导体宣布继续扩展其产品线，推出了多款全新硬件和软件解决方案更新。莱迪思推出了两款基于屡获殊荣的莱迪思Avant™中端平台打造的全新创新中端FPGA...

Lattice-莱迪斯

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等级-LV3-ChipDebug

3年前发布29次阅读

分享个逻辑分析仪前端电路

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等级-LV3-ChipDebug

3年前更新53次阅读

分享个基于安路EG4 FPGA的HDMI氛围灯资源

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等级-LV1-ChipDebug

3年前更新113次阅读

Vivado 约束 – 为什么以及何时需要 set_multicycle_path 来约束输入和输出路径？

Vivado 约束 - 为什么以及何时需要 set_multicycle_path 来约束输入和输出路径？
当默认的最差要求基于源时钟和目标时钟之间的波...

Vivado 约束 - 为什么以及何时需要 set_multicycle_path 来约束输入和输出路径？-ChipDebug

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等级-LV1-ChipDebug

3年前更新366次阅读

VS Code+Verilog实现快乐编程

0.前言
进入大二下学期，电脑软件喜加一。无论是四节连上、教室未知的课程安排，还是微信群里一遍又一遍的@所有人，都暗示着我们...

VS Code+Verilog实现快乐编程-ChipDebug

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3年前更新179次阅读

比NTP还牛逼的时间同步协议：1588v2，亚微秒级！

在当今快速发展的数字化世界中，时间同步已成为确保网络系统高效运行的关键技术。1588v2协议，全称为IEEE 1588-2008标准，是实现...

比NTP还牛逼的时间同步协议：1588v2，亚微秒级！-ChipDebug

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等级-LV2-ChipDebug

3年前更新60次阅读

经过BUFGMUX的时钟该如何约束

时序场景如下图所示，clk0和clk1两个时钟输入，经过BUFGMUX后，输出到后面的逻辑，但同时clk0和clk1还分别驱动了其他逻辑。
此时...

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FPGA常见问题

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等级-LV1-ChipDebug

3年前更新68次阅读

SPI总线传输的4种模式

SPI是经常用，SPI的模式却是经常忘，作个记录。载自网络。
概述
在芯片的资料上，有两个非常特殊的寄存器配置位，分别是 CPOL （...

SPI总线传输的4种模式-ChipDebug

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等级-LV3-ChipDebug

2年前更新567次阅读

AL-link 下载器固件更新工具V1.0 发布

为了给大家提供更好更快的安路下载器，ICMaker一直都在尽可能提升下载器的速度和稳定性，所以在不断迭代，充分考虑老用户的升级...

AL-link 下载器固件更新工具V1.0 发布-ChipDebug

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等级-LV3-ChipDebug

3年前更新147次阅读

PotatoPie 2.1/3.0 教程(4) —— 实验3 FPGA通过无源蜂鸣器实现音乐播放

Demo3 主要演示FPGA+无源蜂鸣器实现音乐的播放。
1.实验说明
这个实验需要接无源蜂鸣器模块，引脚连接查看adc文件这里。LOCATION...

PotatoPie 2.1/3.0 教程(4) —— 实验3 FPGA通过无源蜂鸣器实现音乐播放-ChipDebug

PotatoPie 2.1/3.0 教程(4) —— 实验3 FPGA通过无源蜂鸣器实现音乐播放-ChipDebug

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等级-LV3-ChipDebug

3年前更新284次阅读

PotatoPie 2.1/3.0 教程(3) —— 实验2 FPGA实现按键消抖

1.实现说明
这个实验不需要外接，直接编译下载程序就可以了。
管脚说明
set_pin_assignment { clk_ref } { LOCATION = P128; IOS...

PotatoPie 2.1/3.0 教程(3) —— 实验2 FPGA实现按键消抖-ChipDebug

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3年前更新156次阅读

PotatoPie 2.1/3.0 教程(12) —— 实验11 FPGA实现TM1637数码管显示模块驱动

1.实验说明
1.1管脚说明
本实验需要连接数码管模块，本实验以PotatoPie 3.0为例，PotatoPie 2.1只是绑定的管脚不一样请参考工程...

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PotatoPie 2.1/3.0 教程(12) —— 实验11 FPGA实现TM1637数码管显示模块驱动-ChipDebug

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2年前更新446次阅读

PotatoPie 2.1/3.0 教程(13) —— 实验12 FPGA驱动ST7735 SPI LCD显示模块

1.实验说明1.1 管脚说明set_pin_assignment { clk_ref } { LOCATION = P128; IOSTANDARD = LVCMOS33; }
set_pin_assignment { cl...

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12个月前更新835次阅读

PotatoPie 4.0 实验教程(4) —— FPGA实现PLL动态调整相位

本例程将添加按键消抖模块与设计 PLL 调相模块，通过按键 SW1 和按键 SW2 用以触发调整输出时钟相位。具体现象可以将 PLL 动态...

PotatoPie 4.0 实验教程(4) —— FPGA实现PLL动态调整相位-ChipDebug

PotatoPie 4.0 实验教程(4) —— FPGA实现PLL动态调整相位-ChipDebug

PotatoPie 4.0 实验教程(4) —— FPGA实现PLL动态调整相位-ChipDebug

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