SOC FPGA论坛首页-ChipDebug-第7页

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等级-LV1-ChipDebug

4年前发布62次阅读

lattice ICE40 系列如何配置它的内存使他脱离外部FLASH 存储在非易失性存储器

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Lattice-莱迪斯

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等级-LV1-ChipDebug

4个月前发布42次阅读

提问易灵思软核,spi读写flash时只能写256个字节，一页。这是为什么？

这个是软核代码，首地址是0x380000写入，准备写入5个256字节大小的数据。然后写完再读出来时，只有0x380000~0x380100有我写入的...

易灵思软核,spi读写flash时只能写256个字节，一页。这是为什么？-ChipDebug

易灵思(Elitestek)

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等级-LV2-ChipDebug

6年前发布117次阅读

Vivado – 错误：[EDIF 20-105]在＃行或以上解析错误。 'Vivado'无法正确编写EDIF文件

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等级-LV2-ChipDebug

6年前发布50次阅读

7系列GTP / GTX / GTH – RXBYTEISALIGNED并不总是可靠的

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等级-LV1-ChipDebug

4个月前发布50次阅读

提问关于TRION系列LPDDR3配置及应用问题？

问题1:TRION系列LPDDR3是硬核在Interface中进行配置，用户接口采用AXI协议，如果我想实现LPDDR3内存地址空间划分及存储如何进行...

关于TRION系列LPDDR3配置及应用问题？-ChipDebug

易灵思(Elitestek)

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祥哥爱学习

等级-LV1-ChipDebug

4个月前发布21次阅读

提问易灵思如何固定信号的位置

我知道这个信号的block位置，如何将这个信号固定在这个block上，因为重新布局布线信号的block的位置会发生改变，数据出现错误，我就想将信号固定在数据正确时那个block上！！！

易灵思(Elitestek)

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等级-LV1-ChipDebug

4个月前发布41次阅读

已解决易灵思在SPI Programmer时报错（2023.2版开发环境+新版下载器）？请帮忙分析分析原因。

易灵思在SPI Programmer时报错（2023.2版开发环境+新版下载器）具体配置信息详见以下截图：

易灵思在SPI Programmer时报错（2023.2版开发环境+新版下载器）？请帮忙分析分析原因。-ChipDebug

易灵思(Elitestek)

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等级-LV1-ChipDebug

4个月前更新19次阅读

已解决请问我这个创建工程后设置源文件为顶层是错误的，我这编译时为什么写顶层文件名字错误？

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等级-LV1-ChipDebug

4个月前更新44次阅读

已解决请问FPGA可以不用外扩DAC模块，可以内部例化实现DAC转换吗？

问题如图？请各位解答，如果可以，请问有具体的步骤吗？

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等级-LV1-ChipDebug

4个月前更新32次阅读

已解决教程8的dsp乘法器，请问怎么改对乘法器的赋值？

我编译下载 FPGA 的位流文件，通过选取 ChipWatcher 窗口进行最终乘积数值的抓取。只有下面这张图的结果。也就是说我想知道...

教程8的dsp乘法器，请问怎么改对乘法器的赋值？-ChipDebug

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等级-LV1-ChipDebug

1年前更新80次阅读

FPGA实现电机霍尔编码器模块

一. 简介
想要知道直流电机的转速，就需要用到编码器，常用的编码器有霍尔和光电两种，但是光电编码器比较贵(性能好于霍尔)，所...

FPGA实现电机霍尔编码器模块-ChipDebug

FPGA实现电机霍尔编码器模块-ChipDebug

FPGA实现电机霍尔编码器模块-ChipDebug

FPGA开源项目

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等级-LV1-ChipDebug

4个月前更新30次阅读

已解决我为什么没找到这个时钟的按键呢？

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等级-LV3-ChipDebug

6个月前更新2068次阅读

精详解FPGA实现8b10b编码原理（含VHDL及verilog源码）

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等级-LV1-ChipDebug

1年前更新83次阅读

FPGA实现PID控制算法

一. 简介
相信大家对于PID控制算法，都不感到陌生了，平衡车就是靠它平衡起来的，还有飞控的平衡算法也是它，以及FOC中的闭环控...

FPGA实现PID控制算法-ChipDebug

FPGA实现PID控制算法-ChipDebug

FPGA开源项目

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等级-LV2-ChipDebug

1年前更新4608次阅读

全网最全的quartus破解器收集含专业版

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毛毛是只好汪

等级-LV1-ChipDebug

7个月前发布25次阅读

提问开源自定义ip不支持板子，该怎么修改啊

开源自定义ip不支持板子，该怎么修改啊-ChipDebug

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等级-LV2-ChipDebug

1年前更新61次阅读

最全 Modelsim 学习资料集分享

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FPGA CPLD资料源码分享

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等级-LV1-ChipDebug

4个月前更新15次阅读

已解决icmaker大佬，modelsim软件的使用教程中，这个 v f 快捷键是什么意思呢?

modelsim软件的使用教程中，这个 v f 快捷键是什么意思呢?谢谢。

icmaker大佬，modelsim软件的使用教程中，这个 v f 快捷键是什么意思呢?-ChipDebug

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等级-LV1-ChipDebug

2年前更新41次阅读

FPGA设计中RAM和ROM初始化的方法

FPGA设计中RAM和ROM作为存储器用来存储可变或不可变类型的数据，根据使用场景不同有不同的初始化方法。ROM初始化一般是加载固定数据，RAM声明时默认为不定态数据，初始化时可以让数据为全1或者全0.
RAM的初始化方法
方法1：小型RAM复位时按地址写入初...

FPGA常见问题

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6年前发布61次阅读

如何使用英特尔®Quartus®Prime编程器更改USB-Blaster的TCK频率？

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等级-LV1-ChipDebug

7年前发布789次阅读

有谁弄过MCU通过SSPI方式配置 LATTICE XO3 XO2 CPLD的？

最近项目需要，需要通过MCU动态配置LATTICE的XO3 CPLD。主端是的ALTERA的CYCLONE V，跑了NIOS。有人搞过类似的东西没？

Lattice-莱迪斯

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等级-LV1-ChipDebug

7年前发布105次阅读

LATTICE FPGA 哪位碰到过这个情况，能加载不能reveal？

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Lattice-莱迪斯

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等级-LV2-ChipDebug

6年前发布68次阅读

Zynq-7000 SoC OS – 如何在Linux中确定CPU时钟频率？

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等级-LV1-ChipDebug

6年前发布116次阅读

11.2 ChipScope分析仪 – “错误：INTERNAL_ERROR：可移植性：basutencodeimp.c：229：1.24”

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1年前更新137次阅读

安路（Anlogic）FPGA开发工具中EF2器件两种主要的程序烧写方式说明

问题起因于此。因为EF2是基于SRAM LUT架构的FPGA，而且内部自带FLASH，因此它有两种基本的烧录方式：一种是烧录SRAM，这种方式掉...

安路（Anlogic）FPGA开发工具中EF2器件两种主要的程序烧写方式说明-ChipDebug

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等级-LV3-ChipDebug

2年前更新16次阅读

FPGA实现MMC（和衍生标准）主机控制器的开源代码

进行中的工作 - 基本上可以正常工作但尚未完成稳定版本。特征1 位 / 4 位数据模式。大扇区缓冲区（用于多个扇区读取或写入）。AXI-4 DMA。当前bugsDMA：不支持卡写入模式（仅作为从卡读取的功能）。鲁棒性：目前不检查传入响应的 CRC7 / CRC16。写入：多扇区...

FPGA开源项目

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2年前更新112次阅读

赛灵思的DDR IP手册ug586翻译和学习（6）第六章 DDR3 SDRAM设计准则

赛灵思公司（Xilinx）的手册UG586：zynq-7000 AP Soc and 7 Series Devices Memory Interface Solutions，介绍的是DDR的IP核相关使用知识。我的阅读从第一章DDR3 and DDR2 SDRAM Memory Interface开始。继续上一篇，翻译和学习的是DDR3 SDRAM设计的design gui...

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等级-LV1-ChipDebug

6年前发布23次阅读

错误（10002）：无法打开VHDL或Verilog HDL文件

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等级-LV1-ChipDebug

5个月前发布31次阅读

求教FPGA的RAM与EEPROM问题

将一组8位的256个数据从RAM中读取出来，然后写入到eeprom中，modesim仿真显示一直写入失败，eeprom的通讯使用的是i2c。请问这是...

求教FPGA的RAM与EEPROM问题-ChipDebug

求教FPGA的RAM与EEPROM问题-ChipDebug

求教FPGA的RAM与EEPROM问题-ChipDebug

FPGA常见问题

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祥哥爱学习

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5个月前发布68次阅读

提问求这个ddr3的demo

请问下有这个demo的工程文件吗？ddr3是内嵌到芯片内部的吗？

求这个ddr3的demo-ChipDebug

易灵思(Elitestek)

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