SOC FPGA论坛首页-ChipDebug-第8页

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等级-LV1-ChipDebug

5个月前发布34次阅读

已解决PH1A开发MIPI

请问PH1A如果使用MIPI软核的话怎么添加IP核，使用什么软件进行开发？PH1A如果使用MIPI硬核的话FPGA中怎么操作，有没有相关的例程？

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等级-LV1-ChipDebug

6年前发布56次阅读

如何在FPGA中实现两个级联PLL？

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Lattice-莱迪斯

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XL_易灵思FPGA

等级-LV2-ChipDebug

5个月前更新237次阅读

精易灵思LVDS用法

这里以钛金的LVDS为例。LVDS RX 时钟选择LVDS时钟的接收要连接名字为GPIOx_P_y_PLLINz名字的差分对，这样的管脚直接驱动PLL，产...

易灵思LVDS用法-ChipDebug

易灵思LVDS用法-ChipDebug

易灵思LVDS用法-ChipDebug

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易灵思LVDS用法-ChipDebug

易灵思(Elitestek)

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祥哥爱学习

等级-LV1-ChipDebug

5个月前更新22次阅读

提问请问，debugger抓取信号，我想抓一个信号的下降沿，抓到了波形就停止了，如何能让波形继续运行，因为这个信号有多次下降沿，我想把所有下降沿抓到

易灵思(Elitestek)

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等级-LV1-ChipDebug

5个月前更新20次阅读

已解决安路EAD TD怎么绑定外部文本编辑器

有什么办法可以绑定外部文本编辑器，自带操作不方便。资料我找不到怎么设置

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祥哥爱学习

等级-LV1-ChipDebug

5个月前发布16次阅读

提问请问debug file添加了.json文件，也勾选了，点击ok保存，再一次打开这个界面发现跟原来一样，没有勾选，没有文件，这个怎么解决？

请问debug file添加了.json文件，也勾选了，点击ok保存，再一次打开这个界面发现跟原来一样，没有勾选，没有文件，这个怎么解决？-ChipDebug

易灵思(Elitestek)

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等级-LV1-ChipDebug

6年前发布30次阅读

ML605 – PCIe复位上拉规范

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等级-LV1-ChipDebug

5个月前发布20次阅读

UART 调试时遇到的IO输出问题

你好，UART例程是发送1个数据，我想改成发送多个数据。调试时发现in_flag 为高就一直发送, 就做了一个脉冲来控制奇怪就在下...

UART 调试时遇到的IO输出问题-ChipDebug

UART 调试时遇到的IO输出问题-ChipDebug

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等级-LV1-ChipDebug

5个月前发布29次阅读

EF2_PHY_OSCDIV 介绍

我的400M PLL已经出来了。反过来看调用这个模块就出来61M左右的时钟，板子是12M输入，这个模块是什么功能？有没系统性的文章介绍...

EF2_PHY_OSCDIV 介绍-ChipDebug

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等级-LV1-ChipDebug

5个月前更新16次阅读

已解决demo4 key pll 例程中的引脚配置 J1 N6在哪里定义?

demo4 key pll 例程中的引脚配置 J1 N6在哪里定义?-ChipDebug

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等级-LV1-ChipDebug

5个月前更新22次阅读

已解决AL-FPGA-LINK 命令行调用

请问一下如何使用AL-FPGA-LINK烧录器实现调用命令行自动烧录，谢谢。

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等级-LV3-ChipDebug

8个月前更新1011次阅读

ICMAKER的PotatoPie开发板及AL-Link(含mini)下载器的驱动说明

PotatoPie 板载的下载器（包括PotatoPie V2.1， PotatoPie V3.0， PotatoPie V4.0），Anlogic AL-Link mini经济型下载器, Anlogi...

ICMAKER的PotatoPie开发板及AL-Link(含mini)下载器的驱动说明-ChipDebug

ICMAKER的PotatoPie开发板及AL-Link(含mini)下载器的驱动说明-ChipDebug

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等级-LV1-ChipDebug

5个月前发布10次阅读

EF2L15LG100B 详细规格书改PLL配置

资料里好像没找到. 想知道PLL每行配置的用法EF2_PHY_PLL #(.DPHASE_SOURCE("ENABLE"),.DYNCFG("DISABLE"),.FIN("58.000"),

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等级-LV1-ChipDebug

5个月前发布17次阅读

提问LFE5U-85F-7BG381I LVDS输出信号幅度

lvds pin分配在bank 2; 目前实测遇到的问题：输出(wire)27MHz时钟到lvds pin （P/N）, 外接显示屏，示波器测试的信号峰峰值 < 50mV; 远远小于 LVDS最低100mV要求IOBUF PORT "TCLK_out" IO_TYPE=LVDS ;IOBUF PORT "TA_out" IO_TYPE=LVDS ;IOBUF PORT "T...

Lattice-莱迪斯

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等级-LV2-ChipDebug

2年前更新218次阅读

xilinx FPGA平台DDR3设计教程之仿真与综合

文档有点老，但是DDR3相关的基础知识也就那么多。换成vivado也差不多。xilinx平台DDR3设计教程之仿真篇_中文版教程链接:xilinx平台DDR3设计教程之综合篇_中文版教程链接:

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等级-LV3-ChipDebug

1年前发布45次阅读

Lattice ECP5U85F芯片晶中国产版5085芯片烧写注意事项

ECP5U85F bit 文件与5085兼容性操作
虽然晶中的芯片确实与LATTICE的芯片是同宗同源（买的lattice的裸片自己回来封的），软件和代码甚至固件都可以直接用LATTICE的，但是在烧写方面还是与进口的LATTICE芯片有差异，下面是注意事项。
由于烧写工具会在Verify...

Lattice-莱迪斯

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等级-LV1-ChipDebug

5个月前发布9次阅读

KIT-8447 ERROR: GUI-8306 ERROR: 想注释掉[72:0] io, 出现以上两个问题. chipwatcher 搜索不到, 请帮解决下,谢谢

KIT-8447 ERROR:
GUI-8306 ERROR:
想注释掉[72:0] io, 出现以上两个问题. chipwatcher 搜索不到, 请帮解决下,谢谢-ChipDebug

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等级-LV1-ChipDebug

2年前更新162次阅读

testbench中,forever产生时钟出错

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FPGA常见问题

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等级-LV1-ChipDebug

2年前更新163次阅读

平头哥开源RISC-V处理器C910仿真

导言
最近花了点时间用VCS仿真了一下平头哥的开源RISC-V架构CPU，跑了几个case，但还没有时间去研究，仅仅是跑了一下，因为官方...

平头哥开源RISC-V处理器C910仿真-ChipDebug

FPGA常见问题

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等级-LV1-ChipDebug

1年前更新100次阅读

TMDS算法原理及Verilog HDL实现（附带源代码及仿真激励文件）

01TMDS编码规则
TMDS是最小化差分传输的简称，实际上就是一种编码规则，主要是适用于HDMI接口、DVI接口的视频图像编码。TMDS编码...

TMDS算法原理及Verilog HDL实现（附带源代码及仿真激励文件）-ChipDebug

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FPGA常见问题

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等级-LV1-ChipDebug

1年前更新694次阅读

VCS命令详解

前言：
本文一共接近一万四千字，适合作为vcs中文使用手册查询，希望能帮助到一些朋友。
VCS命令详解(一): 编译命令
-ams：允许在VCS两步模式下使用Verilog-AMS代码。 -ams_discipline <discipline_name>：在VCS两步模式下，指定VerilogAMS中的默认离...

FPGA常见问题

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等级-LV2-ChipDebug

1年前更新135次阅读

精set_output_delay如何约束？

上一篇我们讲过set_input_delay：
set_input_delay如何约束？
什么是output_delay？
顾名思义，output_delay就是指输出端口...

set_output_delay如何约束？-ChipDebug

set_output_delay如何约束？-ChipDebug

set_output_delay如何约束？-ChipDebug

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FPGA常见问题

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等级-LV1-ChipDebug

8个月前发布55次阅读

有偿求助解决一个fpga项目

本人小白研究生要做fpga，主要包括稳压信号的产生，信号的采集，a/d等方面，组内没人会，只能自学，有没有大佬有偿帮忙解决项目，可以加个联系方式先交流一下

FPGA常见问题

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等级-LV1-ChipDebug

1年前更新47次阅读

FPGA实现Cordic算法求解arctanθ

一. 简介
由于在项目中需要使用的MPU6050，进行姿态解算，计算中设计到arctan 和 sqr(x*2 + y * 2),这两部分的计算，在了解了...

FPGA实现Cordic算法求解arctanθ-ChipDebug

FPGA实现Cordic算法求解arctanθ-ChipDebug

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FPGA开源项目

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等级-LV1-ChipDebug

1年前更新58次阅读

FPGA实现MPU6050姿态解算

一. 简介
在之前的文章中(很久之前了(CSND中))，已经通过FPGA获取到了MPU6050的六轴数据: 三轴加速和三轴角速度，但是没有对它进行然后处理。那么在本篇文章中，将利用Cordic算法来进行姿态解算。
二. 踩坑分享
在进行姿态解算分享之前，先分享一个踩坑...

FPGA开源项目

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等级-LV1-ChipDebug

1年前更新103次阅读

雷达抗干扰FPGA实现（项目工程源代码免费下载）

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FPGA开源项目

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等级-LV1-ChipDebug

6个月前发布25次阅读

提问大佬们，怎么实现串口发多个数据，现在只能按键按一下发一个8位数据，怎么按一下发多个8位数据呢

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等级-LV2-ChipDebug

6年前发布888次阅读

在用Lattice Diamond 3.1软件过程中，遇到Synthesis exit by 9. Done: error code 9 怎么解决？

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Lattice-莱迪斯

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等级-LV1-ChipDebug

2年前发布19次阅读

FPGA CPLD 设计工具 Xilinx ISE 使用详解.pdf

下载链接：美国赛灵思公司（Xilinx）是全球领先的可编程逻辑完整解决方案的供应商，赛灵思研发、制造并销售应用范围广泛的高级集成电路、软件设计工具以及作为预定义系统级功能的 IP（Intellectual Property）核。赛灵思公司成立于 1984 年，首创了现场可编...

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等级-LV1-ChipDebug

6个月前发布59次阅读

大佬们，求更新ef2核心板例程！

求更新频率计例程！可以吗？大佬们

大佬们，求更新ef2核心板例程！-ChipDebug

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