SOC FPGA论坛首页-ChipDebug-第9页

SOC FPGA论坛首页-ChipDebug-第9页

等级-LV1-ChipDebug

6个月前发布18次阅读

有没有对输入的IO口采集PWM波形，在通过管脚IO输出。

有没有对输入的IO口管脚采集PWM波形配置，在通过管脚IO输出得出输入一样的波形配置。

评分

等级-LV1-ChipDebug

6个月前更新61次阅读

已解决安路FPGA，程序加密问题

安路FPGA，EF2L15系列，程序应如何加密，防止破解？

评分

等级-LV1-ChipDebug

6个月前发布44次阅读

提问大佬们，我想用EG4S20NG88跑一个cortex m3内核，试一下当MCU用，能找到相关程序吗

大佬们，我想用EG4S20NG88跑一个cortex m3内核，试一下当MCU用，能找到相关程序吗

评分

XL_易灵思FPGA

等级-LV2-ChipDebug

8个月前更新14次阅读

ERROR: CK port of EFX_SRL8 instance u sapphire soc/u Efxsapphiresoc/ddrcd logic outputReset buffercc/i7 2 is constant

该帖子内容已隐藏，请评论后查看

登录后继续评论

易灵思(Elitestek)

评分

等级-LV2-ChipDebug

2年前更新419次阅读

Vivado HLS权威中文教程来了！

大家看翻译和审阅也知道这本书比较权威了吧，现在笔者免费分享《FPGA并行编程》，百度云链接如下：有人问c++什么教程比较好，配...

Vivado HLS权威中文教程来了！-ChipDebug

2

等级-LV1-ChipDebug

6个月前发布30次阅读

已解决lattice 生成bit流问题

ERROR - e5cbsbitgen.c(327): Due to export control requirements this version of Bitgen does not support encryption or the use of the security bit for the LatticeECP3 family. Please contact lic_admn@latticesemi.com for a simple patch to enabl...

Lattice-莱迪斯

评分

等级-LV1-ChipDebug

6个月前更新12次阅读

已解决求助，把串口代码加入LCD代码中会报错

大佬们，这个错误是为什么，我改了好多次还是会报这个，参考了LCD自带的程序定义也不行。potatopie 2.1板子，TD5环境。

求助，把串口代码加入LCD代码中会报错-ChipDebug

评分

等级-LV1-ChipDebug

6个月前发布26次阅读

请大佬帮忙看看这个可能是什么原因导致的

请大佬帮忙看看这个可能是什么原因导致的-ChipDebug

请大佬帮忙看看这个可能是什么原因导致的-ChipDebug

请大佬帮忙看看这个可能是什么原因导致的-ChipDebug

请大佬帮忙看看这个可能是什么原因导致的-ChipDebug

1

等级-LV1-ChipDebug

6个月前发布60次阅读

如何使得两个PWM波形能够错位起来相当于同一个时间内（比如一个周期10MS）能够让高电平占6MS低电平占4MS。

如波形所示，通过两个IO口输出的PWM波周期一样的我需要更改其中一个IO口周期高电平占时间多低电平占得时间少需要怎么操作如下图...

如何使得两个PWM波形能够错位起来相当于同一个时间内（比如一个周期10MS）能够让高电平占6MS低电平占4MS。-ChipDebug

如何使得两个PWM波形能够错位起来相当于同一个时间内（比如一个周期10MS）能够让高电平占6MS低电平占4MS。-ChipDebug

评分

等级-LV2-ChipDebug

5个月前更新212次阅读

FPGA PCIE 入门资料 —— PCI Express 体系结构导读.pdf 和全网最全的PCIE 标准

该帖子内容已隐藏

FPGA CPLD资料源码分享

评分

等级-LV1-ChipDebug

6个月前发布21次阅读

有关IO口调用的问题

我看了有些历程有些调用IO定义的有些没有定义，还有增加IO使用需要io[23:0] <= io[23:0] + 1'b1;io[43:24] <= io[43:24] +...

有关IO口调用的问题-ChipDebug

评分

等级-LV1-ChipDebug

6个月前发布32次阅读

有关系统时钟和PWM工作频率在30Hz怎么设置以及有什么区别吗

有关系统时钟和PWM工作频率在30Hz怎么设置以及有什么区别吗-ChipDebug

评分

等级-LV1-ChipDebug

6个月前更新25次阅读

数码管控制计数延时更改没反应

数码管控制计数延时更改没反应

数码管控制计数延时更改没反应-ChipDebug

评分

等级-LV2-ChipDebug

2年前更新179次阅读

Zynq 7000 – 在ICAP和PCAP之间切换的建议

描述当处理系统（PS）和处理器配置访问端口（PCAP）控制配置逻辑时，可Program逻辑（PL）和内部配置访问端口（ICAP）被锁定在配置逻辑之外。同样，当ICAP处于控制状态时，PCAP和PS将被锁定。我如何在它们之间切换？解在切换到另一个之前，必须完成所有PCAP或I...

评分

等级-LV1-ChipDebug

2年前更新70次阅读

FPGA书籍免费分享

该帖子部分内容已隐藏

FPGA CPLD资料源码分享

评分

等级-LV1-ChipDebug

6个月前发布26次阅读

提问如何将ov5640输出两路MIPI ？

该帖子内容已隐藏，请登录后查看

登录后继续查看

评分

等级-LV1-ChipDebug

6个月前更新179次阅读

已解决在例化TD自带的Soft_Fifo时报错，有无大佬解答

ERROR: No register match the pattern: isp_hardware_line_u0/u_sdram_top_isp/u_sdram_fifo_ctrl/rd_fifo_data/rd_to_wr_cross...

在例化TD自带的Soft_Fifo时报错，有无大佬解答-ChipDebug

在例化TD自带的Soft_Fifo时报错，有无大佬解答-ChipDebug

在例化TD自带的Soft_Fifo时报错，有无大佬解答-ChipDebug

评分

等级-LV1-ChipDebug

1年前发布43次阅读

求助：请问有靠谱的FPGA芯片维修厂家吗

购买的黑金核心板板载的FPGA芯片坏了，请问有靠谱的维修厂家可以修理吗

评分

等级-LV2-ChipDebug

8个月前更新98次阅读

如何获取xilinx 7系列和UltraScale系列 FPGA的device DNA？（含源码）

一、什么是FPGA的Device DNA？FPGA的Device DNA通常指的是芯片的唯一识别码，也被称为设备序列号（Device Serial Number）或设...

如何获取xilinx 7系列和UltraScale系列 FPGA的device DNA？（含源码）-ChipDebug

如何获取xilinx 7系列和UltraScale系列 FPGA的device DNA？（含源码）-ChipDebug

如何获取xilinx 7系列和UltraScale系列 FPGA的device DNA？（含源码）-ChipDebug

如何获取xilinx 7系列和UltraScale系列 FPGA的device DNA？（含源码）-ChipDebug

评分

等级-LV1-ChipDebug

6个月前更新59次阅读

我收集的DRAM资料，含美光提供的SDRAM控制器源码

该帖子部分内容已隐藏

FPGA CPLD资料源码分享

评分

等级-LV1-ChipDebug

1年前更新46次阅读

深入浅出玩转 FPGA 高清完整版 329页书签版

该帖子部分内容已隐藏

FPGA CPLD资料源码分享

评分

等级-LV1-ChipDebug

6个月前更新80次阅读

已解决ERROR: Design’s sip pad number = 110, exceeds the limit 55.

请问有谁遇到过这种报错吗

评分

等级-LV3-ChipDebug

2年前更新1488次阅读

verilog语法技巧(三)–RAM的初始化

RAM可以通过以下方式初始化：在HDL源代码中指定RAM初始内容；在外部数据文件中指定RAM初始内容。Verilog Coding Example：1，所有可寻址的words都初始化为相同的值reg [DATA_WIDTH-1:0] ram [DEPTH-1:0];
integer i;
initial for (i=0; i<DEPTH; i=i+1) ra...

1

等级-LV1-ChipDebug

2年前更新167次阅读

基于FPGA的实时图像边缘检测系统设计（附代码）

导读随着科学技术的高速发展，FPGA在系统结构上为数字图像处理带来了新的契机。图像中的信息并行存在，因此可以并行对其施以相同...

基于FPGA的实时图像边缘检测系统设计（附代码）-ChipDebug

基于FPGA的实时图像边缘检测系统设计（附代码）-ChipDebug

基于FPGA的实时图像边缘检测系统设计（附代码）-ChipDebug

+48

基于FPGA的实时图像边缘检测系统设计（附代码）-ChipDebug

FPGA CPLD资料源码分享

6

等级-LV2-ChipDebug

6年前发布43次阅读

XADC向导 – XADC向导v1.4的发行说明和已知问题

该帖子内容已隐藏，请评论后查看

登录后继续评论

评分

等级-LV1-ChipDebug

7个月前更新10次阅读

已解决头文件宏定义

安路FPGA 可以打开头文件吗

评分

等级-LV1-ChipDebug

7个月前发布48次阅读

开源Verilog可重用CBB模块（带仿真平台）分享

TinyCBB使用教程TinyCBB （微型Common Building Block）中包含很多verilog语言编写的可重用RTL模块。包括但不限于累加器、仲裁器、有/无符号运算、异步逻辑同步器、CIC/FIR滤波器、格雷码/独热码转换器、CRC/PRBS生成器/检测器、ECC编解码器、同步/异步/字节/...

FPGA开源项目

评分

等级-LV2-ChipDebug

2年前发布8次阅读

基于FPGA的高速和资源节约型数据加密算法设计.pdf

高速和资源节约型数据加密算法设计贺刚赵红言（空军工程大学，陕西西安 710051）来源：微计算机信息摘要介绍了 3DES 数据加密算法（DDA）的原理，针对利用 FPGA 硬件实现 3DES 算法，给出了一种可进化 IP 核的具体设计思想，采用可重构电路节省器件内部资...

FPGA CPLD资料源码分享

评分

等级-LV1-ChipDebug

2年前发布4次阅读

针对FPGA实现的DES算法旁路碰撞攻击研究.pdf

针对FPGA实现的DES算法旁路碰撞攻击研究.pdf-ChipDebug

FPGA CPLD资料源码分享

评分

等级-LV1-ChipDebug

7个月前更新21次阅读

提问NIOS II 使用Remote Update跳转一直重启

NIOS II 使用Remote Update跳转一直重启-ChipDebug

评分

上一页 1…7 8910 11…1056 下一页跳转