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等级-LV1-ChipDebug

3年前更新312次阅读

赛灵思的DDR IP手册ug586翻译和学习（10）第十章 DDR校准

赛灵思公司（Xilinx）的手册UG586：zynq-7000 AP Soc and 7 Series Devices Memory Interface Solutions，介绍的是DDR的IP核相关使用知识。我的阅读从第一章DDR3 and DDR2 SDRAM Memory Interface开始。继续上一篇，翻译和学习的是DDR校准。 Figure 1-97...

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设计中国芯

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6个月前更新220次阅读

已解决FPGA转ASIC是一个趋势吗？

请教各位大咖，前端时间在网上看到一个帖子说很多大量使用FPGA芯片的公司都在思考转ASIC的事情，请问这是一个趋势吗？

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3年前更新75次阅读

赛灵思的DDR IP手册ug586翻译和学习（12）第十二章调试写均衡失败故障

赛灵思公司（Xilinx）的手册UG586：zynq-7000 AP Soc and 7 Series Devicevs Memory Interface Solutions，介绍的是DDR的IP核相关使用知识。我的阅读从第一章DDR3 and DDR2 SDRAM Memory Interface开始。继续上一篇，翻译和学习的是调试写均衡失败故障。 P...

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3年前更新44次阅读

为什么在diamond软件中有两个跟踪报告？

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Lattice-莱迪斯

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7年前发布152次阅读

LATTICE ECP5 FPGA触发器异常复位问题请教

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Lattice-莱迪斯

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7年前发布19次阅读

在器件编程中，I/O内部上拉电阻的值是什么？

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Lattice-莱迪斯

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7年前发布20次阅读

我能把一个外部低电压差分信号2.5V（LVDS25）时钟输出连接到一个1.5V VCCIO银行的一个LATECIECP3的DDR3银行吗？

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Lattice-莱迪斯

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7年前发布35次阅读

我是否可以在不必贯穿整个Lattice Diamond设计流程的情况下对我的设计进行布局布线（PAR）更改？

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Lattice-莱迪斯

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7年前发布19次阅读

使用FREQUENCY首选项时，我何时想使用HOLD_MARGIN关键字？

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Lattice-莱迪斯

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3年前更新126次阅读

赛灵思的DDR IP手册ug586翻译和学习（11）第十一章 PHASER_IN锁相校准故障

赛灵思公司（Xilinx）的手册UG586：zynq-7000 AP Soc and 7 Series Devices Memory Interface Solutions，介绍的是DDR的IP核相关使用知识。我的阅读从第一章DDR3 and DDR2 SDRAM Memory Interface开始。继续上一篇，翻译和学习的是调试PHASER_IN锁相校准故障...

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等级-LV4-ChipDebug

3年前更新54次阅读

深入理解ALTERA FPGA应用设计完整版 PDF电子书下载带书签目录_.zip

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2年前更新125次阅读

基于FPGA的cy7c68013a双向通信教程

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5年前发布68次阅读

lattice ICE40 系列如何配置它的内存使他脱离外部FLASH 存储在非易失性存储器

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Lattice-莱迪斯

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9个月前发布50次阅读

提问易灵思软核,spi读写flash时只能写256个字节，一页。这是为什么？

这个是软核代码，首地址是0x380000写入，准备写入5个256字节大小的数据。然后写完再读出来时，只有0x380000~0x380100有我写入的...

易灵思软核,spi读写flash时只能写256个字节，一页。这是为什么？-ChipDebug

易灵思(Elitestek)

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7年前发布123次阅读

Vivado – 错误：[EDIF 20-105]在＃行或以上解析错误。 'Vivado'无法正确编写EDIF文件

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7年前发布50次阅读

7系列GTP / GTX / GTH – RXBYTEISALIGNED并不总是可靠的

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9个月前发布58次阅读

提问关于TRION系列LPDDR3配置及应用问题？

问题1:TRION系列LPDDR3是硬核在Interface中进行配置，用户接口采用AXI协议，如果我想实现LPDDR3内存地址空间划分及存储如何进行...

关于TRION系列LPDDR3配置及应用问题？-ChipDebug

易灵思(Elitestek)

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祥哥爱学习

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9个月前发布32次阅读

提问易灵思如何固定信号的位置

我知道这个信号的block位置，如何将这个信号固定在这个block上，因为重新布局布线信号的block的位置会发生改变，数据出现错误，我就想将信号固定在数据正确时那个block上！！！

易灵思(Elitestek)

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9个月前发布53次阅读

已解决易灵思在SPI Programmer时报错（2023.2版开发环境+新版下载器）？请帮忙分析分析原因。

易灵思在SPI Programmer时报错（2023.2版开发环境+新版下载器）具体配置信息详见以下截图：

易灵思在SPI Programmer时报错（2023.2版开发环境+新版下载器）？请帮忙分析分析原因。-ChipDebug

易灵思(Elitestek)

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9个月前更新29次阅读

已解决请问我这个创建工程后设置源文件为顶层是错误的，我这编译时为什么写顶层文件名字错误？

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等级-LV1-ChipDebug

9个月前更新32次阅读

已解决教程8的dsp乘法器，请问怎么改对乘法器的赋值？

我编译下载 FPGA 的位流文件，通过选取 ChipWatcher 窗口进行最终乘积数值的抓取。只有下面这张图的结果。也就是说我想知道...

教程8的dsp乘法器，请问怎么改对乘法器的赋值？-ChipDebug

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9个月前更新33次阅读

已解决我为什么没找到这个时钟的按键呢？

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等级-LV4-ChipDebug

11个月前更新2193次阅读

精详解FPGA实现8b10b编码原理（含VHDL及verilog源码）

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等级-LV1-ChipDebug

2年前更新119次阅读

FPGA实现PID控制算法

一. 简介
相信大家对于PID控制算法，都不感到陌生了，平衡车就是靠它平衡起来的，还有飞控的平衡算法也是它，以及FOC中的闭环控...

FPGA实现PID控制算法-ChipDebug

FPGA实现PID控制算法-ChipDebug

FPGA开源项目

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等级-LV2-ChipDebug

2年前更新4938次阅读

全网最全的quartus破解器收集含专业版

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毛毛是只好汪

等级-LV1-ChipDebug

12个月前发布33次阅读

提问开源自定义ip不支持板子，该怎么修改啊

开源自定义ip不支持板子，该怎么修改啊-ChipDebug

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等级-LV1-ChipDebug

9个月前更新20次阅读

已解决icmaker大佬，modelsim软件的使用教程中，这个 v f 快捷键是什么意思呢?

modelsim软件的使用教程中，这个 v f 快捷键是什么意思呢?谢谢。

icmaker大佬，modelsim软件的使用教程中，这个 v f 快捷键是什么意思呢?-ChipDebug

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等级-LV2-ChipDebug

7年前发布62次阅读

如何使用英特尔®Quartus®Prime编程器更改USB-Blaster的TCK频率？

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8年前发布108次阅读

LATTICE FPGA 哪位碰到过这个情况，能加载不能reveal？

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Lattice-莱迪斯

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等级-LV2-ChipDebug

7年前发布68次阅读

Zynq-7000 SoC OS – 如何在Linux中确定CPU时钟频率？

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