SOC FPGA论坛首页-ChipDebug-第85页

SOC FPGA论坛首页-ChipDebug-第85页

等级-LV2-ChipDebug

4年前发布138次阅读

XILINX FPGA Sub-optimal placement for a clock-capable IO pin and MMCM pair错误解决办法

今天综合的时候遇到一个问题:Sub-optimal placement for a clock-capable IO pin and MMCM pair. If this sub optimal condition...

XILINX FPGA Sub-optimal placement for a clock-capable IO pin and MMCM pair错误解决办法-ChipDebug

XILINX FPGA Sub-optimal placement for a clock-capable IO pin and MMCM pair错误解决办法-ChipDebug

评分

等级-LV4-ChipDebug

3年前更新5次阅读

基于FPGA的LCD控制器设计与实现.pdf

该帖子部分内容已隐藏

FPGA CPLD资料源码分享

评分

等级-LV1-ChipDebug

3年前更新31次阅读

易灵思FPGA驱动LVDS屏

国产FPGA现在真是遍地开花，带头的大哥有紫光同创，安路科技的FPGA，目前已经被大厂批量使用；中小规模的还有高云、智多晶、京微...

易灵思FPGA驱动LVDS屏-ChipDebug

易灵思FPGA驱动LVDS屏-ChipDebug

易灵思FPGA驱动LVDS屏-ChipDebug

+22

易灵思FPGA驱动LVDS屏-ChipDebug

易灵思(Elitestek)

评分

等级-LV1-ChipDebug

3年前更新15次阅读

锁存器、触发器、寄存器和缓冲器的区别

一、锁存器
锁存器（latch）---对脉冲电平敏感，在时钟脉冲的电平作用下改变状态
锁存器是电平触发的存储单元，数据存储的动作取决于输入时钟（或者使能）信号的电平值，仅当锁存器处于使能状态时，输出才会随着数据输入发生变化。
锁存器不同于触发器，它不...

FPGA常见问题

评分

等级-LV2-ChipDebug

2年前更新7次阅读

如何给每个RM添加约束？

在常规非DFX（Dynamic Function eXchange）的Vivado设计中，我们可能会碰到给某一个指定的模块添加特定的约束。这时一个简单的方...

如何给每个RM添加约束？-ChipDebug

如何给每个RM添加约束？-ChipDebug

如何给每个RM添加约束？-ChipDebug

+4

如何给每个RM添加约束？-ChipDebug

评分

等级-LV1-ChipDebug

2年前更新3次阅读

AIE(9)—创建一个包含PL/PS/AIE的Vitis工程（2）

在前一篇文章中我们介绍了如何创建一个包含PL/PS和AIE三个domain的Vitis工程，接下来我们介绍一下如何编译该工程。打开文件ful...

AIE(9)—创建一个包含PL/PS/AIE的Vitis工程（2）-ChipDebug

AIE(9)—创建一个包含PL/PS/AIE的Vitis工程（2）-ChipDebug

AIE(9)—创建一个包含PL/PS/AIE的Vitis工程（2）-ChipDebug

+9

AIE(9)—创建一个包含PL/PS/AIE的Vitis工程（2）-ChipDebug

评分

等级-LV3-ChipDebug

10个月前发布8次阅读

PotatoPie V4.0 SPI Flash 读写实验

PotatoPie V4.0 SPI Flash 读写实验-ChipDebug

评分

等级-LV3-ChipDebug

9个月前更新137次阅读

PotatoPie V4.0 入门教程(7) 使用内部逻辑分析仪ChipWatcher进行FPGA调试

前面的教程中我们完成了基于 TD 软件工程的创建、 FPGA 代码的创建、 FPGA程序的下载，FPGA modelsim 的仿真调试，我们现在进行...

PotatoPie V4.0 入门教程(7) 使用内部逻辑分析仪ChipWatcher进行FPGA调试-ChipDebug

PotatoPie V4.0 入门教程(7) 使用内部逻辑分析仪ChipWatcher进行FPGA调试-ChipDebug

PotatoPie V4.0 入门教程(7) 使用内部逻辑分析仪ChipWatcher进行FPGA调试-ChipDebug

+26

PotatoPie V4.0 入门教程(7) 使用内部逻辑分析仪ChipWatcher进行FPGA调试-ChipDebug

评分

等级-LV3-ChipDebug

9个月前更新69次阅读

PotatoPie V4.0 入门教程(9)——matlab环境搭建

先到这里https://login.mathworks.com/embedded-login/landing.html?cid=getmatlab&s_tid=prod_getml去下载 matlab，然后购买售权。然后一路双击安装即可。具体参见官方教程 https://ww2.mathworks.cn/help/install/ug/install-products-with-internet-co...

评分

等级-LV2-ChipDebug

7年前发布309次阅读

LATTICE CPLD 软件 DIAMOND 报错” ERROR – osc_clk matches no clock nets in the design.”怎么解决啊 ?

代码如下：
osc_clk，定义的wire类型，这个是cpld的内部晶振产生的这是个时钟怎么配置，直接用来输出可以吗？为什么我上面这段代...

LATTICE CPLD 软件 DIAMOND 报错" ERROR - osc_clk matches no clock nets in the design."怎么解决啊 ?-ChipDebug

Lattice-莱迪斯

评分

等级-LV1-ChipDebug

7年前发布17次阅读

LATECIECP3能支持OC3/OC12/OC48 SONET/SDH帧或映射器应用吗？

LaTeCeCp3具有可在简单的8位模式下运行的SerDE块，以支持SDH/SONET（同步数字体系结构/同步光网络）框架和映射器应用。系统需求可能提供一些灵活性。有用户计划为长途应用驱动光模块。在这种情况下，必须满足符合SONET/SDH抖动的完整标准（在标准GR—253和ITU...

Lattice-莱迪斯

评分

等级-LV1-ChipDebug

7年前发布14次阅读

什么是PLL延迟倍增器“动态模式”，为什么“可编程延迟单元”是数据手册中的一个范围？

延迟乘数是用于修改PLL输出时钟占空比的静态值。延迟乘法器通过等式“delay * delay multiplier”推动时钟边沿。单个延迟块的值在
LatticeECP3系列数据手册 - DS1021
第3-34页，sysCLOCK PLL时序表，tPA，“可编程延迟单元”。
去莱迪思

Lattice-莱迪斯

评分

等级-LV1-ChipDebug

7年前发布26次阅读

在iCE40器件中，GBIN [n]引脚是否直接驱动GBUF [n]？

该帖子内容已隐藏，请登录后查看

登录后继续查看

Lattice-莱迪斯

评分

等级-LV1-ChipDebug

7年前发布16次阅读

为什么我使用旧的许可证文件和新安装的格子软件在我的新PC上得到许可签出失败消息？

格子软件将通过检查软件运行的PC的NIC地址来验证节点锁定许可证。如果NIC地址与节点锁定的许可文件中的地址不匹配，则软件启动将失败。您的新PC与许可证文件中的NIC地址不同。因此，您将得到许可签出错误。您将需要通过发送一个请求来请求新的PC机的新许可证...

Lattice-莱迪斯

评分

等级-LV2-ChipDebug

7年前发布24次阅读

硬件调试器60.1：无法从“信号组”对话框中删除组。

描述一旦使用显示信号对话框将一个组添加到显示列表中，无法删除。解决方案若要删除组，请将其从显示列表中移除，将其从显示列表中删除在显示信号对话框中显示信号列表框。显示器可以通过单击控制面板中的显示来打开信号对话框，或者通过从调试菜单中选择设置...

评分

等级-LV2-ChipDebug

7年前发布36次阅读

BTRAVE错误11：指定的文件名无效。

描述在基础工程中按下SIM功能按钮后管理者发生以下错误：BTURWAY 11：指定的文件名无效。解决方案用ValuaC.DLL文件替换Active \exe \ValuaC.DLL文件从基础上的支持目录60.1 CD-ROM。

评分

等级-LV2-ChipDebug

7年前发布26次阅读

＊ObSeleT*1700

该帖子内容已隐藏，请登录后查看

登录后继续查看

评分

等级-LV2-ChipDebug

7年前发布18次阅读

VIEWLOGIC：将预统一库原理图设计转换为统一库

该帖子内容已隐藏，请评论后查看

登录后继续评论

评分

等级-LV2-ChipDebug

7年前发布4次阅读

图M1.4-在“优化”阶段XC400 0E设计应用错误。

描述在特定的XC400 0E情况下，在“优化…”阶段崩溃。解决方案在当前M1.4内核中包含了此映射崩溃的修复来自Xilinx下载区域的应用程序修补程序：Solaris：http://www. xLimx.com /txPux/Pub/sWelp/M1.4Suial/CaleY-So1717M14.TAR.Z太阳神http://www. xLimx.com...

评分

等级-LV2-ChipDebug

7年前发布1次阅读

4.1IMAP -“FATALOLIGRATIO:X4KMA:X4KMACKNFOF.C:786: 1.24 – CKYFO：SITEARLY超载：PGE1 $1P/PGE1 $I135。”

描述关键词：映射，X4KMA，CelkFo，StielRay.紧迫性：标准一般描述：我的设计是使用一个非时钟IOB如下：iPad & GT；iBFF & GT；BUFG & GT；逻辑和触发器；以下错误被报告：FATALL错误：x4kMa:x4kMakLkFo.c:786: 1.24 - CKYFO：SITEARLY超载：PGE1...

评分

等级-LV2-ChipDebug

7年前发布2次阅读

F1.5，Xabel-在CPLD快速安装之后对ABEL设计的功能仿真问题。

该帖子内容已隐藏，请评论后查看

登录后继续评论

评分

等级-LV2-ChipDebug

7年前发布2次阅读

指导者：如何培养PLDY*帮助菜单指导安装的PDF文档。

描述一般描述：我已经为导师文件安装了杂技文档，但是当我去帮助下拉菜单时，我没有得到这些文档。我怎样做？通过PLDI*程序的帮助获得杂技文档菜单？解决方案为了查看这些文档，必须安装AcRabAT Exchange。一旦完成这项工作，设置下列变量：ScEnV MGCL设置路...

评分

等级-LV2-ChipDebug

7年前发布1次阅读

PROMS – XC1700（XC17V00）和XC1800（XC18V00）器件的迁移指南

该帖子内容已隐藏，请评论后查看

登录后继续评论

评分

等级-LV2-ChipDebug

7年前发布2次阅读

基础Express F2.1i：何时支持“零一热”综合选项？

该帖子内容已隐藏，请登录后查看

登录后继续查看

评分

等级-LV2-ChipDebug

7年前发布1次阅读

CPLD CurrSungII/XPLA3-哪些冷却通道部件是5V耐用性？

描述是否有任何冷却器件5V I/O容错？如果是，是哪一个？解决方案CurrSunter II器件不耐5V。（Xilinx XAPP429）讨论添加外部电路以允许CoolRunner II在5V环境中工作的方法。5V容错的CoolRunner器件包括整个CurrRundxPLA3族。以下是被淘汰的CooRunter家族和5V宽...

评分

等级-LV2-ChipDebug

7年前发布5次阅读

12.4 NGDBug——“错误：NGDBug：76文件”。NGO不能合并成块“U1”（type＝”）…

该帖子内容已隐藏，请登录后查看

登录后继续查看

评分

等级-LV2-ChipDebug

7年前发布2次阅读

5.1i核心生成器，VHDL，MTI：“错误：不能在UNISIM中打开库UNISM：没有这样的文件或目录”

描述紧迫：热一般描述：当我试图在MTI仿真器中编译来自CIPIP4或更高版本的XILIXXCORIELB VHDL库模型时，报告以下错误：“错误：无法在UNISIM中打开库UNISIM：没有这样的文件或目录错误：./XilinxCoreLib /VFFT1024.VHD（1189）：未找到库UNISIM。错误：./Xili...

评分

等级-LV2-ChipDebug

7年前发布8次阅读

FPGAExpress-打开FPGAExpress（在独立模式）导致“访问违规”或“应用程序错误”消息

该帖子内容已隐藏，请登录后查看

登录后继续查看

评分

等级-LV2-ChipDebug

7年前发布1次阅读

3.1i安装-“错误：个性化模块”和卸载和重新安装后的类似问题

该帖子内容已隐藏，请评论后查看

登录后继续评论

评分

等级-LV2-ChipDebug

7年前发布2次阅读

3.1i基础ISE ECS示意捕获-I/O缓冲宏给出NGDBug错误：463455466467

描述关键词：WebPACK，OBUFE，OBUF，IBF，NGDBug，NGD，构建，缓冲，463, 455，466, 467, 9500紧迫性：标准一般描述：I/O缓冲宏（iBF4，8，16；OBUF 4，8，16；和OBUFE 4，8，16）给出下列之一错误或警告：错误：NGDBug：455 -逻辑网“XXX”有多个驱动程序警...

评分

上一页 1…83 848586 87…1056 下一页跳转