SOC FPGA论坛首页-ChipDebug-第870页

SOC FPGA论坛首页-ChipDebug-第870页

等级-LV1-ChipDebug

7年前发布5次阅读

当数据高速缓存行大小设置为4个字节时，为什么我的Nios II处理器仿真失败？

当数据高速缓冲存储器行大小被设置为4个字节，可能会遇到失败仿真采用Nios®II处理器。您可能会遇到的失败是：当Nios II处理器执行字符打印功能时，无法在仿真终端中显示字符仿真结果不正确。当打开仿真优化时，可以在Mentor Graphic Modelsim SE和Synopsy...

评分

等级-LV1-ChipDebug

7年前发布2次阅读

9.2 AccelDSP综合工具 – 器件缺少项目选项

问题描述 Project Option Menu和SetProjectOption -device命令中缺少部分或全部与技术相关的器件。解决/修复方法 Xilinx环境变量不正确的分辨率如果在正确设置Xilinx环境变量之前首先调用AccelDSP，则器件/部件列表不完整。因此，“器件”项目选项的某些器...

评分

等级-LV1-ChipDebug

9个月前更新25次阅读

已解决PatatoPie V3.0原理图疑问，求解答

这上面的P121、P122没有接到排针上，而是接到了编程处理器的串口上，啥意义呢

PatatoPie V3.0原理图疑问，求解答-ChipDebug

评分

等级-LV2-ChipDebug

7年前发布12次阅读

1.5 i VIETEX映射-请求支持VIETEX的MAP -C（PACK因子）选项。

该帖子内容已隐藏，请登录后查看

登录后继续查看

评分

等级-LV1-ChipDebug

7年前发布9次阅读

为什么在Cyclone®10外部存储器接口IP中找不到硬PHY和软控制器？

Cyclone 10外部存储器接口IP不支持软存储器控制器。英特尔®Cyclone®10外部存储器接口IP用户指南17.1版中的信息不正确。

评分

等级-LV1-ChipDebug

7年前发布11次阅读

Spartan-6 SSO限值表 – 噪声保证金关系

问题描述在Spartan-6 FPGA数据手册v3.0表34中，为什么更高的Drive选项有时会有更大的SSO值 http://www.xilinx.com/support/documentation/data_sheets/ds162.pdf 解决/修复方法表32中的SSO 编号假定所有引脚的公共IOSTANDARD驱动强度，包括攻击者和受害...

评分

等级-LV1-ChipDebug

7年前发布19次阅读

LogiCORE DDC v1.0 – DDS /混频器子系统的哪些输出与DDC Core的I和Q通道相关联？

问题描述实现时，DDC内核具有连接到I通道的DDS的正弦输出，以及连接到Q通道的余弦输出。文档中没有解释这一点。解决/修复方法对于使用核心的人来说，这可能是违反直觉的。通常，假设余弦与I通道相关联，正弦与Q通道相关联。对于某些应用程序，重要的是要知...

评分

等级-LV1-ChipDebug

7年前发布31次阅读

如果是自己设计的Crosslink板，能否使用USB-2B下载器对Crosslink器件进行配置和编程

可以使用2B电缆编程交联，如果您不用FTTDI使用它。在网格主链路Rev B评估板上，由于板上FTDI与编程头J18公开SysCo引脚的共享连接，用2B电缆编程会导致特定场景中的一些冲突。确保定制板准备在交联硬件清单文件中描述HTTP//www. LaTeleSeM.COM/VIEWIX文档？文...

Lattice-莱迪斯

评分

等级-LV2-ChipDebug

7年前发布34次阅读

Vivado – 如何查看设计中的参数设置？

描述如何验证或了解我在My Vivado项目中设置的参数设置？解要查看设计中的所有参数设置，可以使用以下命令： report_param 如果返回的信息太多，可以将其设置为仅报告非默认参数： report_param -non_default

评分

等级-LV1-ChipDebug

7年前发布1次阅读

某些串行CORDIC MATLAB和RTL模型之间的不匹配II

该帖子内容已隐藏，请登录后查看

登录后继续查看

评分

等级-LV1-ChipDebug

7年前发布2次阅读

COREGen IP许可 – 什么是设计链接许可？

问题描述一般问题描述：什么是设计链接许可证？解决/修复方法设计链接许可证与仅仿真评估许可证相同。

评分

等级-LV2-ChipDebug

7年前发布73次阅读

VelTEXI/ViTEX-II PRO，DCM -使用负模式，固定模式相移需要工作围绕或正相移值（DPS）

描述使用ViTEX-II DCM的负模式、固定模式相移需要对时钟Mu邢进行较小的修改。具体而言，当DCM处于复位状态（当RST信号保持高或在...

VelTEXI/ViTEX-II PRO，DCM -使用负模式，固定模式相移需要工作围绕或正相移值（DPS）-ChipDebug

VelTEXI/ViTEX-II PRO，DCM -使用负模式，固定模式相移需要工作围绕或正相移值（DPS）-ChipDebug

VelTEXI/ViTEX-II PRO，DCM -使用负模式，固定模式相移需要工作围绕或正相移值（DPS）-ChipDebug

评分

等级-LV1-ChipDebug

7年前发布6次阅读

为什么DSP工作表上的“Reg Outputs”列会影响EPE 3.0版的热功率，但不会影响EPE 5.1及更新版本的热功率？

在EPE 3.0版块中，DSP表中的热功率取决于“Reg输出”。但在EPE版本5.1块中，DSP表中的热功率与“Reg输出”无关。这是为了反映硅测量值。 Altera的研究结果表明，输出寄存器的使用对DSP模块热功率的影响可以忽略不计。并且由于EPE对块热功率的预测足以覆盖输出...

评分

等级-LV1-ChipDebug

7年前发布12次阅读

10.1 ChipScope Pro，LogiCORE ICON（ChipScope Pro – 集成控制器） – 当我生成ICON Core时，我看到“ERROR：NgdBuild：756 – ”../cs/icon.ncf“第1行：找不到网络“

该帖子内容已隐藏，请登录后查看

登录后继续查看

评分

等级-LV2-ChipDebug

7年前发布2次阅读

MAP:1.5 I/2.1i，FPGAExpress：BASNCCOMP。C:334 6:1.1.2.4找不到其他BEL。…

描述关键字：BasnCCOMP、MAP、FPGAExpress、VIETEX、块RAM紧迫性：标准一般描述：在一个HDL设计中实例化BROAMRAM组件时FPGAExpress，下面的错误可能出现在映射：FATALL错误：NCD:BasnCCOMP.C:334 6:1.1.2.4-找不到其他BELBelBeldP2525x32μ1/BU0上未连接的引...

评分

等级-LV1-ChipDebug

7年前发布5次阅读

如何修改单器件JTAG链的示例.jam文件以在多器件JTAG链中使用？

该帖子内容已隐藏，请评论后查看

登录后继续评论

评分

等级-LV1-ChipDebug

7年前发布25次阅读

14.6许可 – 如果PR许可证与PlanAhead工具位于不同的服务器上，则部分重新配置许可证签出不起作用

问题描述我在一台服务器上运行了部分重新配置浮动许可证，在另一台服务器上运行了PlanAhead工具浮动许可证。 PlanAhead工具未正确检出我的部分重新配置许可证。解决/修复方法在ISE Design Suite 14.6及更早版本中实施的许可方案中，PlanAhead工具不会在另一...

评分

等级-LV1-ChipDebug

7年前发布8次阅读

5.1i ISE – 从XST VHDL流切换到EDIF或NGO流报告错误：“FDK错误：非法属性定义，属性'tdoununote1'被定义为多种类型。”

问题描述关键词：项目，导航器，tdoununote1，tdoununote2，定义，VHDL，EDO，EDN，流程，类型，属性，定义解决/修复方法

评分

等级-LV1-ChipDebug

7年前发布19次阅读

在将模式编程到设备后，为什么不能在MachXO Mini板上扫描或编程MachXO设备？

该帖子内容已隐藏，请登录后查看

登录后继续查看

Lattice-莱迪斯

评分

等级-LV2-ChipDebug

7年前发布26次阅读

2014.2 Vivado IP版本说明 – 所有IP更改日志信息

描述此答复记录包含来自Vivado 2014.2的IP更改日志信息的完整列表，该列表允许您在不必安装Vivado Design Suite的情况下查看所有IP更改。解（c）版权所有2014 Xilinx，Inc。保留所有权利。此文件包含机密和专有信息 Xilinx，Inc。受美国和美国保护国际版...

评分

等级-LV1-ChipDebug

7年前发布14次阅读

错误（169079）：非差分I / O引脚焊盘太靠近差分I / O引脚的焊盘了 – 垫必须用最少的垫分开。使用Pin Planner的Pad视图进行调试

当将具有非差分I / O标准分配的I / O引脚分配到太靠近指定差分引脚的I / O位置时，您可能会在Quartus®II软件中收到此错误消息。差分和非差分I / O引脚必须由指定数量的器件I / O资源分隔。解决/修复方法使用Quartus II软件中Pin Planner的Pad View窗口检查...

评分

等级-LV1-ChipDebug

7年前发布1次阅读

7.1i EDK SP2 – opb_spi v1.00.c失败，导致OPB总线在访问内部寄存器时超时

该帖子内容已隐藏，请评论后查看

登录后继续评论

评分

等级-LV2-ChipDebug

7年前发布2次阅读

4.2i ngdBug -为GT属性发布关于“OrthixCimaMaMsb”和“CHANONBANDYSEQ1L1”的错误警告

描述关键词：GT，CalmithCimaMaSb，警告，DRC紧迫性：标准一般描述：当设计中包含GT组件时，NGDBug发出以下警告：“警告：”应该是“真的”。“警告：‘ChangyBorddSeq111’……应该是‘00110111100’。解决方案这些警告是不正确的，可以忽略不计。警告将在未...

评分

等级-LV1-ChipDebug

7年前发布2次阅读

输入/输出缓冲区信息规范（IBIS）如何处理外围组件互连（PCI）和PCI-X规范的时序测试负载参数，这些参数具有单独的最小值和最大值？

评分

等级-LV1-ChipDebug

7年前发布17次阅读

LogiCORE 3GPP Turbo卷积码编码器 – 发行说明和已知问题

问题描述本答复记录包含CORE Generator LogiCORE 3GPP Turbo卷积码编码器核心的发行说明和已知问题列表。针对每个版本的核心列出以下信息： - 新功能 LogiCORE 3GPP Turbo卷积码编码器休息室： http://www.xilinx.com/products/ipcenter/DO-DI-TCCENC-UMTS.h...

评分

XL_易灵思FPGA

等级-LV2-ChipDebug

7个月前更新17次阅读

flash操作原理

flash操作原理-ChipDebug

flash操作原理-ChipDebug

flash操作原理-ChipDebug

+14

flash操作原理-ChipDebug

易灵思(Elitestek)

评分

等级-LV2-ChipDebug

7年前发布2次阅读

基础Express F2.1i：何时支持“零一热”综合选项？

该帖子内容已隐藏，请登录后查看

登录后继续查看

评分

等级-LV1-ChipDebug

7年前发布12次阅读

为什么在英特尔Stratix 10器件配置失败后，nSTATUS会断言并保持低电平？

该帖子内容已隐藏，请登录后查看

登录后继续查看

评分

等级-LV1-ChipDebug

7年前发布9次阅读

Virtex-5 GTP – 不允许PLL_DIVSEL_FB = 3

该帖子内容已隐藏，请评论后查看

登录后继续评论

评分

等级-LV1-ChipDebug

7年前发布16次阅读

LogiCORE PCI – 状态寄存器的第3位，中断状态位或CSR [19]从其正确值反转。当它应该是'0'时它是'1'，反之亦然

问题描述一般问题描述：中断状态位（状态寄存器的第3位或CSR位19）的行为与其应有的相反。该位反映器件中的中断状态，如果器件发出中断，则该位应为1，否则为0。但是，当核心断言中断时为0，否则为1。解决/修复方法此问题已得到纠正。显示此修复程序的第一...

评分

上一页 1…868 869870871 872…1063 下一页跳转