SOC FPGA论坛首页-ChipDebug-第1035页

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等级-LV1-ChipDebug

6年前发布4次阅读

10.1 iMPACT – CoolRunner-II的回读文件不正确

问题描述来自CoolRunner-II器件上的回读操作的JEDEC文件不正确。它不能用于编程其他CoolRunner-II器件。解决/修复方法这是iMPACT 10.1和9.2i SP4的已知问题。它将在未来的服务包中解决。要执行回读，请恢复到以前版本的iMPACT。

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6年前发布1次阅读

9.2i EDK，MPMC v3.00b – MPMC的NCSIM仿真无法正常工作，包含“X”信号

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6年前发布5次阅读

LogiCORE VLYNQ v1.1 – 使用VLYNQ Core时为什么数据读取损坏？

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6年前发布7次阅读

ISE 9.1i – 如何通过Tcl使用VHDL库

问题描述在ISE的9.1i版本中，无法通过Tcl接口创建或使用VHDL库。如何在没有Tcl命令的情况下在XST中使用VHDL库？解决/修复方法 Project Navigator中有一个名为“自定义编译文件列表”的高级选项，允许用户指定发送到XST的确切源文件和库集。这个选项可以通过T...

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6年前发布1次阅读

LogiCORE MOST NIC v1.1 – 9.1i IP Update 3的发行说明和已知问题

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6年前发布1次阅读

9.1i ISE – Project Navigator不允许将.tb，.vhd或.v文件添加到项目中以代替.tbw，.xco或.xaw源

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6年前发布4次阅读

Spartan-3A – Spartan-3A和ISE 8.2软件的已知问题

问题描述 ISE 8.2.03i软件中Spartan-3A的已知问题是什么？解决/修复方法 ISE 8.2，Service Pack 3针对Spartan-3A具有以下已知问题： - 有限的PACE / Floorplanner支持。 - Pace不支持Bank业务规则。 - 速度文件处于预览状态，基于Spartan-3E数据。 - 尚未提...

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6年前发布3次阅读

8.2i IP更新＃1核心生成器 – IP-DSP新增和已知问题列表

问题描述关键词：ISE，LogiCORE，二进制计数器，比较器，分布式算术FIR滤波器，FIR编译器，MAC FIR，MACC FIR，乘法器发生器，DVB S2 FEC编码器，FFT，浮点，分频器发生器，流水线分频器，基于Ram的移位寄存器， TCC解码器3GPP，CTC编码器802.16e，LDPC编码器...

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6年前发布1次阅读

LogiCORE FIFO生成器 – FIFO的实际深度是多少？

问题描述 COREGen生成的FIFO的实际深度是多少？解决/修复方法有效深度将根据您生成的FIFO类型而有所不同。对于通用时钟FIFO：您选择的深度是您在通用时钟情况下将获得的实际深度。对于独立时钟FIFO（Block Mem，Dist Mem类型）：在独立时钟的情况下，您...

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6年前发布8次阅读

LogiCORE数据包队列 – 核心在写入大数据包时停止响应

问题描述写入大数据包时，核心停止响应。解决/修复方法

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6年前发布1次阅读

8.1i ISE – 看到“QWidget：创建窗口失败”消息，然后闪烁所有ISE GUI

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6年前发布2次阅读

Platform Flash PROM（XCF08P / XCF16P / XCF32P） – 星号部分标记表示该部件被勘误表DS123-E03覆盖

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6年前发布2次阅读

7.1 EDK，XMD – Platform Studio XMD调试选项框没有USB电缆选项

问题描述关键词：XPS，XMD，EDK，USB，Cable，Debug 解决/修复方法 http://support.xilinx.com/xlnx/xil_sw_updates_home.jsp

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6年前发布1次阅读

6.3 EDK – 当我的设计作为子模块实现并导出到ISE时，我的设计无法正常运行

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6年前发布1次阅读

CPLD XC9500 / XL / XV CoolRunner-II / XPLA3 – 有多少I / O可以同时驱动8mA？

问题描述一般问题描述：有多少I / O可以同时驱动8mA？解决/修复方法 Xilinx无法直接限制从输出吸收或提供稳定电流的I / O数量。相关问题是“Xilinx CPLD允许的最大功耗是多少？”此问题在（Xilinx答复1308）中得到解决。

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6年前发布3次阅读

6.3i NetGen，时序仿真 – 当发送200+ MHz时钟时，Virtex-4 RAMB16模型显示时钟输入的“Xs”（脉冲吞咽问题）

问题描述关键字：X_RAMB16，仿真，端口，CLKA，CLKB，有效解决/修复方法（Xilinx答复9872）。

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6年前发布1次阅读

6.2isp2架构向导/ RocketIO向导 – 如何终止未使用的CONFIG端口？

问题描述 MGT和体系结构向导的实例化模板包括配置端口。根据RocketIO收发器用户指南，这些端口未使用。如何在我的设计中终止它们？解决/修复方法这些端口供将来使用。在您的设计中，按如下方式终止端口：的Verilog .CONFIGOUT（）， .CONFIGENABLE（1'b0）...

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6年前发布1次阅读

包装，PCN 2003-11 – 新的“绿色材料组”（用于TQ，VQ和PC封装）对封装的热阻有何影响？

问题描述一般问题描述： Xilinx正在根据PCN 2003-11改变PLCC和PQFP封装的材料，使封装更加环保。有关更多信息，请参阅PCN： http://www.xilinx.com/xlnx/xweb/xil_publications_index.jsp?category=Customer+Notifications 这对这些封装的热阻有何影响？受影...

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6年前发布33次阅读

LogiCORE 1000BASE-X PCS / PMA v4.0 – 发行说明

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6年前发布6次阅读

6.1 EDK XPS – 设置后未正确显示软件设置

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6年前发布6次阅读

6.1i XPower CPLD – 首次加载设计时，摘要选项卡当前/电源值错误地初始化为“0”

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6年前发布34次阅读

7.1i XST – 如何使用VLGINCDIR和XST添加包含文件？

问题描述解决/修复方法

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等级-LV2-ChipDebug

6年前发布45次阅读

各位大神，请问sram一开始写入数据，那之后读的地址一定是写入的数据地址吗？

各位大神，请问sram一开始写入数据，那之后读的地址一定是写入的数据地址吗？

FPGA常见问题

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等级-LV2-ChipDebug

2年前更新94次阅读

当其他外部元件连接到LATTICE FPGA 的MCLK线路时，如何去除MCLK波形中的小于一个周期的信号？

FPGA常见问题

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等级-LV2-ChipDebug

3年前发布120次阅读

Vivado如何清理工程并保证不缺失必要文件

vivado和ISE的使用差别很大，Vivado是专门针对7系列和以后系列的FPGA/AP SOC进行高效设计的工具，特别是最近提出的UltraFast设计...

Vivado如何清理工程并保证不缺失必要文件-ChipDebug

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2年前更新7次阅读

FPGA/CPLD 数字电路设计经验分享.pdf

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在数字电路的设计中，时序设计是一个系统性能的主要标志，在高层次设计方法中，对时序控制的抽象度也相应提高，因此在设计中较难把握，但在理解 RTL 电路时序模型的基础上，采用合理的设计方法在设计复杂数字系统是行之有效的，通过许多设计实例证明采用这种方式可以使电路的后仿真通过率大大提高，并且系统的工作频率可以达到一个较高水平。

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等级-LV2-ChipDebug

2年前发布27次阅读

FPGA进阶级资料教程综合资料.7z

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2年前更新6次阅读

Xilinx FPGA AI开发工具 AIE(7)—理解Runtime Ratio

在描述graph的.h文件中，我们需用对每个kernel设置runtime ratio，如下图所示代码第26行和第27行。通常这个值介于0和1之间，表征...

Xilinx FPGA AI开发工具 AIE(7)—理解Runtime Ratio-ChipDebug

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等级-LV3-ChipDebug

2年前更新9次阅读

PCIe扫盲——PCI总线配置周期产生和配置寄存器

PCIe 上一篇文章中也是说到了，I/O Address Space的空间很有限（64KB），所以一般在I/O Space中都有两个寄存器，第一个指向要操作的内...

PCIe扫盲——PCI总线配置周期产生和配置寄存器-ChipDebug

PCIe扫盲——PCI总线配置周期产生和配置寄存器-ChipDebug

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2年前更新10次阅读

PCIe扫盲——物理层电气部分基础（一）

PCIe 之所以把物理层电气部分的文章放在链路初始化与训练文章的后面，是因为这一部分涉及到一些相关的概念，如Beacon Signal、LTSSM等...

PCIe扫盲——物理层电气部分基础（一）-ChipDebug

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