SOC FPGA论坛首页-ChipDebug-第1045页

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6年前发布2次阅读

Virtex-II Pro RocketIO – 收到EOF后RXCHECKINGCRC何时置位？

问题描述收到EOF后RXCHECKINGCRC何时被断言？解决/修复方法无论RXDATAWIDTH如何，延迟都是4-5个RXUSRCLK周期。这并不准确，因为时钟域从RXRECCLK跨越到RXUSRCLK;虽然在仿真中总是精确的，但RXRECCLK和RXUSRCLK之间可能存在相位偏移。

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6年前发布41次阅读

CORE Generator千兆以太网MAC（GMAC）-软件驱动的重置不工作的GMAC核心

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6年前发布12次阅读

LogiCORE IP AXI计时器 – 适用于Vivado 2013.4及更早版本工具的发行说明和已知问题

描述此答复记录包含AXI计时器的发行说明和已知问题，包括以下内容：一般信息已知和已解决的问题修订记录本发行说明和已知问题答复记录适用于Vivado 2013.4及更早版本工具中生成的核心有关过去的已知问题日志和ISE支持信息，请参阅XTP025 - IP版本说明指南 ...

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6年前发布3次阅读

9.1i XST – “错误：解析器：11 – 解析时遇到无法识别的约束”

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6年前发布2次阅读

VelTEX-E 2.1i PAR：PAD报告不包括用于LVDS/LVPECL N侧输入的焊盘

描述关键词：ViTEX，VIETEX-E，LVDS，PAR紧迫性：标准问题描述：PAR报告从PAR没有任何n侧输入垫列出。但是它们被使用在硬件方面。一些板级仿真工具可能需要具有PAD报告包含所有的PIN信息，包括N侧输入焊盘。如何创造包含N端输入焊盘的焊盘报告？解决方案使用L...

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6年前发布8次阅读

如何在MAX + PLUS II软件中创建Nios嵌入式处理器模块？

安装Nios 1.1嵌入式处理器后，您可以调用MAX + PLUS II软件中的Nios MegaWizard Plug-In来定位FLEX和/或ACEX器件。但是，设计人员必须小心不要在外设名称上使用超过12个字符，因为MegaWizard Plug-In会创建诸如“write_to_and_from-”之类的信号。当生成的信...

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6年前发布1次阅读

11.1 EDK，XPS_LL_TEMAC_v2.00.a – TEMAC所需的最小内存映射大小为512K

问题描述 xps_ll_temac的最小内存映射大小在数据表中是正确的。但是，MPD文件不正确，因此，这些工具允许用户构建一个系统，该系统的内存空间小于分配给核心的内存空间。 xps_ll_temac仍将响应此内存空间以上的地址，并可能与也映射到这些地址的其他器件发生...

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dream_and _action

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4年前发布57次阅读

大家好，请教下V-by-one数据提取，数据提取顺序是这样的吗

assign p0 = {vborx_dat_1[287:280],vborx_dat_1[303:296],vborx_dat_1[295:288]};assign p1 = {vborx_dat_1[247:240],vborx_dat_1[263:256],vborx_dat_1[255:248]};assign p2 = {vborx_dat_1[207:200],vborx_dat_1[223:216],vborx_dat_1[215:208]};assign p3...

FPGA常见问题

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6年前发布26次阅读

XC5200／XC400 0E/EX/XL/XV：FPGA如何确定触发器初始状态。

描述4000，400 0E，400 0EX，XC400 0XL，XC400 0XV。仅器件：开机后的CLB触发器的初始状态，之后停用全局设置/复位信号，由用于实例化触发器的库符号。5200种器件：启动后CLB触发器的初始状态，之后停用全局复位信号，总是复位，但它可以使用库宏符号来反转输...

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6年前发布12次阅读

Zynq-7000 SoC，APU – 无论奇偶校验使能位设置如何，始终报告BTAC和GHB上的奇偶校验错误

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6年前发布8次阅读

SDI Audio MegaCore是否支持OpenCore Plus硬件评估功能？

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6年前发布1次阅读

Spartan-3配置 – 使用外部下拉电阻时，为什么模式引脚上有电压？

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6年前发布8次阅读

CORDIC V1.0数据表包含几个错误

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6年前发布15次阅读

KC705用户指南v1.1（UG810） – I2C寻址信息

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6年前发布1次阅读

MIG v1.7 / v1.72 – Virtex-5 DDR2 MIG设计停留在时序仿真和硬件的Stage-3校准中

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6年前发布2次阅读

2.1IS6MAP- FATALYORLATION：便携性：PortDynamicLib .C:307:1.1.2.10-DLL库的打开由于未知原因而失败

描述关键词：FATALL错误，MAP，可移植性，PortDynamicLib，C，DLL，开放，库，服务，包，6，进程，终止，RealTx4K.DLL紧迫性：标准问题描述：在安装2.1i Service PACK 6时，遇到以下错误实施阶段的映射阶段：FATALL错误：便携性：PortDynamicLib .c:307:1.1.2...

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6年前发布16次阅读

在数据速率> 6.5536Gbps的情况下运行时，Arria V GT器件上的CMU PLL应该使用哪个参考时钟源？

是的，如Arria®V手册的收发器时钟部分的表2-1所示，当在Arria V GT器件上以> 6.5536 Gbps的数据速率使用CMU PLL时，专用的参考时钟引脚与预期的三元组相同CMU PLL驻留应用作参考时钟源。当替代参考时钟源自参考时钟网络时，Quartus®II软件允许您编...

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6年前发布2次阅读

11.3 EDK – “**错误：xps_insystem_flash.vhd（93）：未找到库xps_spi_v2_01_a。”

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4年前发布53次阅读

50m高频模拟开关推荐

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FPGA常见问题

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6年前发布21次阅读

SyopSys:如何强制IOB非延迟锁存器或触发器？

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6年前发布27次阅读

Zynq-7000，APU – 调试程序计数器采样（DBGPCSR）寄存器格式不正确

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6年前发布67次阅读

警告（332174）：忽略过滤器 .sdc： .gpll~PLL_OUTPUT_COUNTER | vco1ph [0]无法与引脚匹配

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6年前发布3次阅读

6.3.p03用于DSP的系统生成器 – 发行说明/自述文件

问题描述一般问题描述：本答复包含System Generator for DSP 6.3.p03的发行说明。解决/修复方法补丁安装说明 1.在安装此修补程序之前，请确保在计算机上安装了以下软件： - ISE 6.3i实施工具和最新的Xilinx Service Pack。 - ISE 6.3i最新IP更新。您还需要...

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6年前发布3次阅读

5.1IXPOWER – XPoT是否为DCI信号计算正确的功率？

描述关键词：5.1I，4.2I，4.1I，ViTEX II，XPower，估计器，DCI，VRN，VRPXPower在5.1i软件中计算DCI信号的正确功率吗？解决方案DCI引脚的功率估计对于4.1I、4.2I和5.1I的初始版本是不准确的。这个问题固定在最新的5.1i服务包中，可在：HTTP://Spop.xILIX.COM...

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6年前发布11次阅读

LogiCORE IP AXI4-Stream到视频输出 – 发行说明和已知问题

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6年前发布1次阅读

9.1i EDK SP2 – 'plb_ddr2_v1_01_a'，异步模式下的pbl_ddr2在具有独立时钟域的信号上产生定时错误

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6年前发布1次阅读

ViTEX/-E/-II – ViTEX程序引脚是否有可Program上拉电阻？

描述VITEX器件上的程序引脚是否具有可Program的上拉？这是在配置之前的上拉活动吗？解决方案ViTEX、ViTEX-E、ViTEX II和SpartanII器件都在程序引脚上有可Program的上拉。γ在配置之前（在完成PIN变高之前），无论配置模式如何，总是在程序引脚上启用上拉。注...

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6年前发布56次阅读

调试时控制台上的错误消息

调试时，您可能会在Nios II SBT for Eclipse控制台中看到以下消息： No symbol "auto" in current context. No symbol "new" in current context. 这些是来自GNU调试器（GDB）控制台的常规消息，而不是错误消息。此问题不会影响调试过程。解决/修复方法没有...

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6年前发布1次阅读

LogiCORE XAUI v9.1 – 实现Spartan-6和Virtex-6 FPGA示例设计导致某些器件封装的MAP错误

问题描述示例设计ucf中使用的默认收发器引脚未绑定在某些器件封装中。解决/修复方法如果看到收发器IO发生MAP故障，则需要修改ucf文件以使用正在使用的软件包的有效引脚。

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3年前发布25次阅读

jed.bin具体是JED文件里面的哪段？

jed.bin具体是不是JED文件里面的QF56640G0F0*L00000后面的10101010100……段？

FPGA常见问题

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