SOC FPGA论坛首页-ChipDebug-第1045页

SOC FPGA论坛首页-ChipDebug-第1045页

等级-LV2-ChipDebug

6年前发布2次阅读

3.1i FPGA编辑器-跟踪摘要选择错误约束

该帖子内容已隐藏，请登录后查看

登录后继续查看

评分

等级-LV1-ChipDebug

6年前发布1次阅读

Altera器件是否支持扩频时钟输入信号？

该帖子内容已隐藏，请评论后查看

登录后继续评论

评分

等级-LV1-ChipDebug

6年前发布36次阅读

LogiCORE IP运动自适应降噪（MANR） – 发行说明和已知问题

问题描述本答复记录包含CORE Generator LogiCORE IP运动自适应降噪的发行说明和已知问题列表。针对每个版本的核心列出以下信息：新功能 Bug修复已知的问题注意：不建议用于新设计。自2014.1起，核心将从IP目录中删除。请联系我们的IP合作伙伴Xylon，获取...

评分

等级-LV2-ChipDebug

6年前发布10次阅读

CPLD XC9500／XL/XV系列-如何处理未使用的I/O引脚？

该帖子内容已隐藏，请评论后查看

登录后继续评论

评分

等级-LV2-ChipDebug

6年前发布10次阅读

LogiCORE IP串行RapidIO Gen2 v1.4 – 如何识别CRC错误

该帖子内容已隐藏，请登录后查看

登录后继续查看

评分

等级-LV1-ChipDebug

6年前发布4次阅读

当使用Quartus®II软件的altufm宏功能的串行外设接口（SPI）或并行接口选项时，MAX®II用户闪存（UFM）模块的内部振荡器是否始终使能？

该帖子内容已隐藏，请登录后查看

登录后继续查看

评分

等级-LV1-ChipDebug

6年前发布4次阅读

LogiCORE双端口块存储器 – 在生成BRAM时，寄存器开关未打开

问题描述解决/修复方法

评分

等级-LV2-ChipDebug

6年前发布68次阅读

5.1i时序仿真，NGDNNO -无效XSUSH设置保持违反发生在时序仿真中

描述关键词：时序、仿真、NGANDNO、SUH、XSUH、GSUH、设置、保持、违规、DCM、CE、LVDS、LVPECL、DCM紧迫性：标准一般描述：当执行定时仿真时，报告以下错误：Verilog：“** **错误：C:/Xilinx/Verilog /Src/SimPrims/XySuh .v（32）：$ SETUP（POSSEDGE and...

评分

等级-LV1-ChipDebug

6年前发布32次阅读

14.1项目Naviagtor – 无法运行XST是一个单独的工作目录：错误：HDLCompiler：0 – “未知”第0行：路径“../../../P15xf_test”不存在

描述使用ISE 14.1设计工具，无法在项目目录之外设置XST工作目录。如果这样做，会发生以下情况：错误：HDLCompiler：0 - “未知”第0行：路径“../../../P15xf_test”不存在解在ISE 14.2设计工具中不会发生此问题。对于ISE 14.1设计工具，请使用XST目录的默...

评分

等级-LV1-ChipDebug

6年前发布6次阅读

MPMC2 v1.9 – 从MPMC2 v1.8迁移到MPMC2 v1.9

该帖子内容已隐藏，请登录后查看

登录后继续查看

评分

等级-LV2-ChipDebug

6年前发布6次阅读

FPGAExpress-有没有办法在全球禁用移位寄存器LUT（SRL）优化？

该帖子内容已隐藏，请登录后查看

登录后继续查看

评分

等级-LV1-ChipDebug

6年前发布5次阅读

在Stratix®和Stratix GX器件中使用时钟切换功能时，Altera建议采用哪些设计指南？

在您的设计中使用时钟切换功能时，Altera建议用户也在增强型PLL上启用ARESET端口。 EPLL可能在切换过程中失去锁定，因此，为了保证所有EPLL计数器之间的正确相位关系，将ARESET置位约10ns（高电平时间），然后允许EPLL锁定到冗余时钟。每当PLL失锁时，建议断...

评分

等级-LV1-ChipDebug

6年前发布1次阅读

11.3 CORE Generator – 为什么我无法为SP605板上的Spartan-6 FPGA xc6slx45t部件选择PCIe核心生成的-3速度等级？

该帖子内容已隐藏，请评论后查看

登录后继续评论

评分

等级-LV1-ChipDebug

4年前发布22次阅读

调试程序时发生不明情况的异常

现在发现程序有个很奇怪的现象,比如我有两个模块a,b我在a里面修改,例如仅仅修改返回版本号从37到38模块b的一部分功能就异常了,一个case状态机卡在某一个步骤怎么修改都不对,但是只要把版本号改回去又都好了,这个版本号跟模块b也不相关没有传递,本身也是两个文...

FPGA常见问题

评分

等级-LV2-ChipDebug

6年前发布14次阅读

CPLD XC9500／XL/XV-何时可以访问XC9500内部IOB上拉？

描述一般描述：如何在IOB上使用XO9500／XL/XV器件上的上拉？解决方案在XC9500／XL/XV IOBS中，内部上拉在上电、器件配置和仅测试时变得活跃。-对于活动I/O，在正常操作期间不能访问或激活这些拖拉。-对于未使用的I/O，请参见（Xilinx解决方案1536）

评分

等级-LV2-ChipDebug

6年前发布1次阅读

13.x Spartan-6 – 使用BitGen生成的回读签名时，始终标记Post Config CRC错误

该帖子内容已隐藏，请登录后查看

登录后继续查看

评分

等级-LV1-ChipDebug

6年前发布8次阅读

每次启动MAX +PLUS®II软件时，为什么必须通过许可协议屏幕？

如果您没有maxplus2.ini文件的写权限，则可能会出现此问题。当您第一次启动MAX + PLUS II软件时，在maxplus2.ini文件中设置以下位： LICENSE_AGREEMENT = 'X' 第一次启动MAX + PLUS II软件时X = 0 ，此位置位后X = 1 如果您没有maxplus2.ini文件的写权限，则...

评分

等级-LV1-ChipDebug

6年前发布2次阅读

8.1i CORE Generator – 执行形式验证脚本core2formal_wrp时发生错误

该帖子内容已隐藏，请登录后查看

登录后继续查看

评分

等级-LV2-ChipDebug

6年前发布45次阅读

XST -我可以通过一个HDL信号初始化构造将一个init约束传递给触发器吗？

描述VHDL/Verilog初始化构造，如XST所识别的下列内容吗？γ信号A：STDYLogic：＝“1”；A＝1’B1；解决方案对。欲了解更多信息，请参阅XST用户指南：HTTP://www. xLimx.COM/SupPo/DooptIs/SWIMANALS/XILIX12124/ISEYNXXSTUSSURL GUIDID.HTM

评分

等级-LV1-ChipDebug

6年前发布8次阅读

14.3 EDK，MPMC v6.06.a – VFBC欠载导致图像偏移

该帖子内容已隐藏，请登录后查看

登录后继续查看

评分

等级-LV1-ChipDebug

6年前发布2次阅读

11.1 EDK – Spartan-3E板上DDR存储器的最低频率要求是多少？

该帖子内容已隐藏，请评论后查看

登录后继续评论

评分

等级-LV2-ChipDebug

6年前发布12次阅读

包：CP和CS包有什么区别？

描述紧迫性：Low一般说明：CP和CS包有什么区别？解决方案“CS”和“CP”包名来自芯片级包名。CS指定一个具有0.8个球间距的芯片规模，而CP指定。具有0.5个球间距的芯片规模。

评分

等级-LV1-ChipDebug

6年前发布6次阅读

Stratix®和Stratix GX器件之间的配置RAM（CRAM）位故障率是否相同？

该帖子内容已隐藏，请评论后查看

登录后继续评论

评分

等级-LV1-ChipDebug

6年前发布12次阅读

LogiCORE以太网1000BASE-X PCS / PMA或SGMII – 常见问题解答（FAQ）

该帖子内容已隐藏，请评论后查看

登录后继续评论

评分

等级-LV1-ChipDebug

4年前发布60次阅读

quartus中的RTL中选择器、D触发器的折叠和全部显示

如图123所示，为什么同样位数的选择器和D触发器，为什么有的是堆叠显示的，有的是平铺显示的呢？请问怎么调节显示，或者什么原因...

quartus中的RTL中选择器、D触发器的折叠和全部显示-ChipDebug

quartus中的RTL中选择器、D触发器的折叠和全部显示-ChipDebug

quartus中的RTL中选择器、D触发器的折叠和全部显示-ChipDebug

评分

等级-LV2-ChipDebug

6年前发布13次阅读

时序分析器60.1:时序分析器与Xdelay之间的差异

描述紧迫性：Low一般说明：默认情况下，Xdelay和时序分析器跟踪不同路径的最大延迟。解决方案时序分析器和X延迟有不同的默认设置。X延迟包括异步设置和重置路径，而定时。分析器没有。若要在计时分析器中打开此选项，请选择：路径滤波器-通用滤波器-控制可能...

评分

等级-LV2-ChipDebug

6年前发布18次阅读

Zynq-7000 SoC，DDR – 在LPDDR2模式下，自刷新退出后不发出ZQCL命令

描述退出自刷新操作后，LPDDR2模式下的DDR控制器不会发出ZQCL校准命令。虽然DRAM JEDEC规范不要求，但是一些供应商希望在自刷新退出之后以及可以处理任何其他内存请求之前发出ZQCL命令。此问题的解决方法是软件在LPDDR2器件处于自刷新模式时定期发出ZQCS命...

评分

等级-LV1-ChipDebug

6年前发布6次阅读

PCI Express NCSim仿真的硬IP失败

该帖子内容已隐藏，请登录后查看

登录后继续查看

评分

等级-LV1-ChipDebug

6年前发布3次阅读

9.1i ISE-自动VHDL测试平台创建创建数组边界（-9999到-9999）

该帖子内容已隐藏，请评论后查看

登录后继续评论

评分

等级-LV2-ChipDebug

6年前发布3次阅读

CLogic Cordic V1.0-当选择CCM选项时使用什么类型的乘法器？

描述关键词：核心、发电机、COREGEN、CORDIC、VIETEX II、乘法器、CCM、比例补偿当我选择常系数乘法器（CCM）的比例补偿时，在ViTEX II器件中使用什么类型的乘法器？这个选项会使用嵌入乘法器吗？解决方案尺度补偿常采用常系数乘法器。CORDIC核心的版本1不包...

评分

上一页 1…1043 104410451046 1047…1055 下一页跳转