SOC FPGA论坛首页-ChipDebug-第15页

SOC FPGA论坛首页-ChipDebug-第15页

等级-LV2-ChipDebug

2年前更新118次阅读

精FPGA相关论文大全

该帖子部分内容已隐藏

FPGA CPLD资料源码分享

评分

等级-LV2-ChipDebug

2年前更新125次阅读

采用altera cyclone IV FPGA 设计的2048点FFT源码分享

该帖子部分内容已隐藏

FPGA CPLD资料源码分享

评分

等级-LV2-ChipDebug

2年前更新111次阅读

FPGA实现2048FFT的verilog源码和matlab源码分享

该帖子部分内容已隐藏

FPGA CPLD资料源码分享

评分

等级-LV1-ChipDebug

1年前发布34次阅读

已解决串口多字节收发

版主，现在例程里面带的是单字节收发，能做一个多字节收发的例程demo吗？

评分

等级-LV1-ChipDebug

2年前更新32次阅读

利用HLS在Xilinx UltraScale AXU4EV上点灯

FPGA上的点灯程序类似于编程上的Hello World，利用此程序可以快速熟悉硬件开发的全流程，为后续的开发奠定基础，故撰此文。开发...

利用HLS在Xilinx UltraScale AXU4EV上点灯-ChipDebug

利用HLS在Xilinx UltraScale AXU4EV上点灯-ChipDebug

利用HLS在Xilinx UltraScale AXU4EV上点灯-ChipDebug

+19

利用HLS在Xilinx UltraScale AXU4EV上点灯-ChipDebug

评分

等级-LV4-ChipDebug

3年前更新343次阅读

基于FPGA实现图像裁剪

1 几何变换介绍几何变换：从新规定图像内像素的几何排列方式。几何变换包括：缩放、旋转、平移等。这些变换一般用于校正图像处理...

基于FPGA实现图像裁剪-ChipDebug

基于FPGA实现图像裁剪-ChipDebug

基于FPGA实现图像裁剪-ChipDebug

+3

基于FPGA实现图像裁剪-ChipDebug

FPGA常见问题

评分

等级-LV3-ChipDebug

2年前更新113次阅读

PotatoPie 2.1/3.0 教程(11)——实验10 硬核AST异步收发器的环回通信

AST 回环测试实验实现对芯片 AST 收发的验证。设计 AST 收发控制器，采用外部环回的方式演示 AST 的数据收发。
1.实验说...

PotatoPie 2.1/3.0 教程(11)——实验10 硬核AST异步收发器的环回通信-ChipDebug

PotatoPie 2.1/3.0 教程(11)——实验10 硬核AST异步收发器的环回通信-ChipDebug

PotatoPie 2.1/3.0 教程(11)——实验10 硬核AST异步收发器的环回通信-ChipDebug

+5

PotatoPie 2.1/3.0 教程(11)——实验10 硬核AST异步收发器的环回通信-ChipDebug

评分

等级-LV2-ChipDebug

7年前发布226次阅读

Vivado – 当我逐个将源文件添加到项目中时，Vivado会发出不必要的严重警告

该帖子内容已隐藏，请评论后查看

登录后继续评论

评分

等级-LV1-ChipDebug

1年前发布29次阅读

已解决potato pie 2.0的内部时钟问题

版主，你好，potato pie 2.0的内部时钟问题怎么分频引出到外部引脚上，内部时钟怎么给别的模块用？有简单的例子吗？

评分

等级-LV1-ChipDebug

1年前发布20次阅读

已解决potato pie时钟

版主你好问下potato pie 2.0的内部时钟频率是多少？我想做一个50兆输出的pll，感谢

评分

等级-LV1-ChipDebug

1年前更新33次阅读

已解决potato2.0时钟引脚引出

版主你好，我想把potato2.0的时钟引脚引出到一个具体的硬件引脚和一个虚拟引脚，给内部其他模块用，需要怎样才能实现呢？感谢

评分

等级-LV2-ChipDebug

1年前更新1403次阅读

精已解决请问FPGA芯片的商业级、工业级、军工级是怎么区分出来的？

我在网上查了一下芯片的商业级、工业级、军工级其实都是从一批芯片里挑选出来的。那么令我疑问的是：假如半导体工厂现在生产了一批芯片，然后对其进行筛选，我们假定在温度要求上125度是军工级、85度是工业级，75度是商业级。当拿到一块片子的时候难道真地让...

评分

等级-LV1-ChipDebug

1年前更新46次阅读

已解决FPGA工作异常

FPGA的型号是xilinx XC3S200A FPGA程序可正常加载，加载后测量DONE拉高、PROG_B拉高、INIT_B拉高。出现的问题：10块板卡中有7块不能正常工作，故障启动完成后部分工作引脚不能正常拉高。想问下DONE拉高、PROG_B拉高、INIT_B拉高后，FPGA的程序就一定正常工作...

等级-LV1-ChipDebug

DONE拉高只表示FPGA加载成功，检查下部分工作引脚不能正常拉高的BANK电压，更可能是你的样口焊接不良。

评分

等级-LV1-ChipDebug

1年前发布57次阅读

已解决安路芯片之前正常下载或擦除程序，突然擦除或写入程序失败，用的还是例程不知道咋回事，芯片型号是对的，是芯片自锁了吗

安路芯片之前正常下载或擦除程序，突然擦除或写入程序失败，用的还是例程不知道咋回事，芯片型号是对的，是芯片自锁了吗-ChipDebug

评分

等级-LV1-ChipDebug

7年前发布39次阅读

6.1i NGDBuild – “ERROR：NgdBuild：755 – 'xf'中的行xx'：在设计中找不到网络'''

该帖子内容已隐藏，请评论后查看

登录后继续评论

评分

等级-LV2-ChipDebug

7年前发布8次阅读

Xabel6支持CPLD的Xilinx属性

该帖子内容已隐藏，请评论后查看

登录后继续评论

评分

等级-LV2-ChipDebug

7年前发布16次阅读

XACT-CPLD XC9500：使用局部反馈路径

该帖子内容已隐藏，请评论后查看

登录后继续评论

评分

等级-LV1-ChipDebug

2年前更新213次阅读

CXL2.0 spec pdf 协议免费分享

该帖子内容已隐藏

FPGA CPLD资料源码分享

评分

等级-LV1-ChipDebug

2年前更新86次阅读

高速串行通信编码8b/10b（一）

导言：8b/10b编码是由IBM公司的Widmer和Franaszek于1993年提出并于1994年申请专利。其在以太网，光线通信，PCIe，SATA，USB3.0等...

高速串行通信编码8b/10b（一）-ChipDebug

FPGA CPLD资料源码分享

评分

等级-LV1-ChipDebug

2年前更新137次阅读

正在做一个Xlinx FPGA的小项目，寻找FPGA高手合作，有偿！

大家好，目前在本人正在写一个程序，需要有VIDADO HLS 或VITIS HLS这方面经验的高人指点。或者是VHDL，Verilog高手。酬劳方面可以聊。谢谢。

评分

等级-LV2-ChipDebug

7年前发布123次阅读

JESD204 – rxencommaalign信号的目的是什么？

该帖子内容已隐藏，请评论后查看

登录后继续评论

1

等级-LV3-ChipDebug

2年前更新318次阅读

安路TangDynasty(TD)功能仿真

TD 支持用户使用第三方工具（如 Synopsys VCS、 Mentor Graphics Modelsim 等）来进行功能验证和时序验证。 TD 提供仿真所需的功...

安路TangDynasty(TD)功能仿真-ChipDebug

安路TangDynasty(TD)功能仿真-ChipDebug

安路TangDynasty(TD)功能仿真-ChipDebug

+3

安路TangDynasty(TD)功能仿真-ChipDebug

评分

等级-LV1-ChipDebug

2年前发布26次阅读

已解决求问quartus Ⅱ下载相关问题

请问安装quartus Ⅱ 为啥只显示这些
好像没显示全。

求问quartus Ⅱ下载相关问题-ChipDebug

评分

等级-LV2-ChipDebug

7年前发布122次阅读

Vivado IP Integrator – “ipshared”文件夹有什么作用？

该帖子内容已隐藏，请评论后查看

登录后继续评论

评分

等级-LV1-ChipDebug

2年前发布51次阅读

有没有遇到ZYNQ PS调试很不稳定的

如题，尤其是大工程的调试后期简直地狱。下载，调试，单步等基本操作的成功率很低，经常无法下载或者进入调试，不知是环境的问题还是下载器的问题。
芯片为ZYNQ 7Z020,Vitisv版本为2023.1,下载器为Cable。

评分

等级-LV1-ChipDebug

7年前发布12次阅读

在PIPE模式下使用Arria 10 Transceiver Native PHY时如何将时钟连接到pipe_pclk？

该帖子内容已隐藏，请评论后查看

登录后继续评论

评分

等级-LV1-ChipDebug

3年前更新60次阅读

Verilog HDL描述的组合逻辑环在FPGA实现时到底有什么问题？

“ 介绍代码规范的时候，反复强调不能出现组合逻辑环，具体就是组合逻辑所有的else语句要写全，case语句也要写全，但组合逻辑环...

Verilog HDL描述的组合逻辑环在FPGA实现时到底有什么问题？-ChipDebug

Verilog HDL描述的组合逻辑环在FPGA实现时到底有什么问题？-ChipDebug

Verilog HDL描述的组合逻辑环在FPGA实现时到底有什么问题？-ChipDebug

+2

Verilog HDL描述的组合逻辑环在FPGA实现时到底有什么问题？-ChipDebug

FPGA常见问题

评分

卑微打工仔

等级-LV1-ChipDebug

2年前发布91次阅读

提问向各位大佬请教关于FPGA 做图像处理出现输出图像错乱的问题

HDMI 想请教大佬们，我最近做一个工程，需要对摄像头采集进来的数据进行处理后缓存到ddr3中，数据处理完后会一次性输出一帧数据（800*...

向各位大佬请教关于FPGA 做图像处理出现输出图像错乱的问题-ChipDebug

评分

等级-LV1-ChipDebug

2年前更新39次阅读

【FPGA图像处理实战】- 彩色图像灰度化

一、彩色图像处理灰度化
彩色图像灰度化是一种将彩色图像转换为灰度图像的过程。在RGB模型中，如果R=G=B时，则彩色表示一...

【FPGA图像处理实战】- 彩色图像灰度化-ChipDebug

【FPGA图像处理实战】- 彩色图像灰度化-ChipDebug

【FPGA图像处理实战】- 彩色图像灰度化-ChipDebug

FPGA常见问题

评分

等级-LV1-ChipDebug

2年前更新47次阅读

已解决安路EF2L15开发板时钟问题

版主你好，我购买了安路EF2L15核心开发板，原理图发现只有一个时钟CLK_5M，但这个时钟不能作为锁相环输入，这个的确只有5MHZ吗？

评分

上一页 1…13 141516 17…1063 下一页跳转