SOC FPGA论坛首页-ChipDebug-第16页

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1年前发布32次阅读

EF2这个Osc_div出来的时钟信号到底应该是什么样的?

前两个都是用IPC生成的结果: 为什么中间还有间断呢

EF2这个Osc_div出来的时钟信号到底应该是什么样的?-ChipDebug

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1年前更新165次阅读

分享一些高质量的AMBA(APB/AHB/AXI) VIP

1. 前言当今的SoC芯片，普遍包含大量的工业标准接口同外围设备相连。在验证设计过程中，这些接口被用于和测试testbench相连...

分享一些高质量的AMBA(APB/AHB/AXI) VIP-ChipDebug

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FPGA常见问题

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2年前更新25次阅读

FPGA实现LCD显示屏显示彩条

总体设计系统总体分为五个模块，分别是：rd_id(读显示屏ID模块)，clk_div(时钟分频模块)，lcd_display(lcd屏显示模块)，lcd_driv...

FPGA实现LCD显示屏显示彩条-ChipDebug

FPGA实现LCD显示屏显示彩条-ChipDebug

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FPGA实现LCD显示屏显示彩条-ChipDebug

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6年前发布178次阅读

Vivado – 如何使用XILINX_PATH环境变量应用战术补丁？

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1年前发布26次阅读

如何将自定义AXI设备的端口设为中断？

一般情况下AXI的端口就是普通IO口，没办法用来触发PS的中断，要保证petalinux可以正确分配中断，需要在IP Packaging 的Prots and...

如何将自定义AXI设备的端口设为中断？-ChipDebug

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6年前发布4次阅读

Nohau – 为MicroBlaze设置Nohau调试器的清单

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2年前更新29次阅读

Xilinx FPGA复位的正确打开方式

本篇文章参考Xilinx White Paper：Get Smart About Reset: Think Local, Not Global在没看这篇文章前，回想一下平时我们常用...

Xilinx FPGA复位的正确打开方式-ChipDebug

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7年前发布271次阅读

LATTICE FPGA/CPLD 软件Diamond、iCEcube、ispLEVER Classic 等最新版及历史版免注册百度网盘共享下载地址

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Lattice-莱迪斯

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10个月前更新261次阅读

RK3588开发资料分享，含软件SDK，硬件参考图纸，用户手册

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Rockchip-瑞芯微

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3年前发布79次阅读

lattice crosslink mipi硬核，如何用modesim仿真

lattice crosslink mipi硬核，如何用modesim仿真？

Lattice-莱迪斯

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1年前更新13次阅读

请教下，download界面下的功能或者说执行步骤，有没有对应的用在脚本里的tcl指令？

界面执行一下，console窗口会打印出来

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1年前更新35次阅读

国外FPGA数字设计推荐书籍免费下载

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1年前更新338次阅读

两本FPGA自制CPU的书《CPU设计实战》《 CPU自制入门》分享

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2年前发布22次阅读

intel Altera Quartus_18.0_破解器_Linux

license_QII_MS_28D2441B721D_20191119 - 副本.datlicense_QII_MS_28D2441B721D_20191119.datlicense可改HOSTID和时间 (复件).da...

intel Altera Quartus_18.0_破解器_Linux-ChipDebug

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2年前发布29次阅读

Intel Altera FPGA／CPLD设计：Altera FPGA CPLD设计高级篇光盘

├─example-s1-1│ │ 示例说明.doc│ │ │ └─FHT_example│ │ FHTPART_resource.bmp│ │ FHTPART_resource.gif│ │ Thumbs.db│ │ wchfht_resource.bmp│ │ wchfht_resource.gif│ │ workspace_VS.prd│ │ workspace_VS.prj│ │ │ ├─after_op...

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1年前更新48次阅读

CPU自制电子书（补发）

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2年前更新42次阅读

verilog 学习资料分享

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1年前更新155次阅读

ICMaker免费赠送国产FPGA IC样片活动第一期

【感谢各位坛友，本期截止2023/08/12已送完，Potato Pie V3.0即将推出，Potato Pie V2.0未用完的尾料EF2L15LG100B将在Potato Pie...

ICMaker免费赠送国产FPGA IC样片活动第一期-ChipDebug

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2年前更新22次阅读

【干货分享】FPGA管脚的调整技巧

（1）为了方便识别哪些Bank之间可以互调，必须先对FPGA各个Bank进行区分。在原理图编辑界面中，执行图标命令“交叉探针”，单击...

【干货分享】FPGA管脚的调整技巧-ChipDebug

【干货分享】FPGA管脚的调整技巧-ChipDebug

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【干货分享】FPGA管脚的调整技巧-ChipDebug

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这图得拿放大镜看

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1年前更新192次阅读

Verdi_培训整理笔记.pdf

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1年前更新108次阅读

FPGA数字信号、图像书籍免费下载

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1年前更新232次阅读

数字 IC 设计领域的书籍、工具、脚本推荐

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1年前更新176次阅读

以太网IP核代码（verilog）

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FPGA开源项目

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1年前更新89次阅读

FPGA实现USB转UART串口的开源代码

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FPGA开源项目

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6年前发布21次阅读

内部错误：子系统：ASM，文件：/ quartus / comp / asm / asm_bit_connect.cpp，行：494

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1年前更新151次阅读

开源的ZYNQ核心板

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1年前发布116次阅读

简单测量EF2L15芯片内部晶振频率

模块RTL视图主要有三部分组成，分别为OSCDIV IP核， BUFG IP核，和PLL。其中OSCDIV的分频系数可以自行决定(不超过128)来匹配...

简单测量EF2L15芯片内部晶振频率-ChipDebug

简单测量EF2L15芯片内部晶振频率-ChipDebug

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1年前发布44次阅读

关于EF2 L15LG100B的PLL时钟无法例化的问题

1、利用IP产生的PLL例化代码如下：module mypll(refclk,reset,clk0_out);input refclk;input reset;output clk0_out;wire clk0_buf;.......2、在顶层我按照如下方式例化后。mypll pll1(.refclk(0),.reset(1),.clk0_out(clk));3、编译后错误提示信息：SYN-8702...

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1年前发布31次阅读

ef2_micro.v的作用是什么？

请问在代码中的 ef2_micro.v文件的作用是什么？该文件中定义了很多模块，但是每个模块却只定义了基本端口和参数，没有具体的例化或者实现，那么这个文件到底是干什么的呢？另外，在通过IP核构建自己的模块时，也会自动引入这个文件到项目中，似乎这个文件里保...

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1年前发布54次阅读

提问这篇代码仿真32行报错，错误点在哪，给这篇代码加按键和数码管怎么加

module counter(DIN,CLK,CLR,ENABLE,UPCNTCTRL,DOWNCNTCTRL,COUT,R,P);input CLK,CLR,ENABLE,UPCNTCTRL,DOWNCNTCTRL;input [7:0]DIN;output [7:0]COUT;output R,P;reg [7:0]COUT;reg R,P;always @(posedge CLK or CLR or ENABLE)begin if(CLR)begin COUT=0;P=...

等级-LV3-ChipDebug

超级版主2

后面注意代码格式化输出才方便别人看，向别人提问时自己都不愿意花时间整理一下问题，别人又怎么会愿意花时间回答你的问题？

FPGA常见问题

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