SOC FPGA论坛首页-ChipDebug-第208页

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4年前更新26次阅读

FPGA时序约束实战篇之伪路径约束

伪路径约束在本章节的“2 约束主时钟”一节中，我们看到在不加时序约束时，Timing Report会提示很多的error，其中就有跨时...

FPGA时序约束实战篇之伪路径约束-ChipDebug

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4年前更新26次阅读

大家一致避免使用的锁存器为什么依然存在于FPGA中？我们对锁存器有什么误解？

前言
在FPGA的设计中，避免使用锁存器是几乎所有FPGA工程师的共识，Xilinx和Altera也在手册中提示大家要慎用锁存器，除非你...

大家一致避免使用的锁存器为什么依然存在于FPGA中？我们对锁存器有什么误解？-ChipDebug

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4年前更新26次阅读

新书推荐 | 现代EDA技术及其应用——基于Intel FPGA && Verilog HDL的描述与实现

内容简介
本书分为三篇，共七章。第1~3章为基础篇。第1章介绍EDA的基本概念和应用要素。第2章讲述Verilog HDL的基本结构、语法要...

新书推荐 | 现代EDA技术及其应用——基于Intel FPGA && Verilog HDL的描述与实现-ChipDebug

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新书推荐 | 现代EDA技术及其应用——基于Intel FPGA && Verilog HDL的描述与实现-ChipDebug

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FPGA新闻资讯

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等级-LV1-ChipDebug

4年前更新26次阅读

FPGA知识汇集-FPGA系统时序理论

时序约束条件
下面来具体讨论一下系统时序需要满足的一些基本条件。我们仍然以下图的结构为例，并可以据此画出相应的时序分析...

FPGA知识汇集-FPGA系统时序理论-ChipDebug

FPGA知识汇集-FPGA系统时序理论-ChipDebug

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FPGA常见问题

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4年前更新26次阅读

FPGA学习笔记：verilog基础代码与modelsim仿真(四)——呼吸灯

呼吸灯
功能目标：实现Led灯由熄灭逐渐变亮至完全点亮，再逐渐变暗至完全熄灭，循环往复。
1.输入输出原理图
将系统时钟与复位按...

FPGA学习笔记：verilog基础代码与modelsim仿真(四)——呼吸灯-ChipDebug

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FPGA常见问题

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4年前更新26次阅读

Vivado使用技巧-HDL编写

在Vivado中进行HDL代码设计，不仅需要描述数字逻辑电路中的常用功能，还要考虑如何发挥Xilinx器件的架构优势。目前常用的HDL语言...

Vivado使用技巧-HDL编写-ChipDebug

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3年前更新26次阅读

基于FPGA的HDB3编译码verilog实现，结合MATLAB进行辅助验证

一、理论基础
HDB3码(三阶高密度双极性码)是串行数据传输的一种重要编码方式，和最常用的NRZ码(非归零码)相比，以上...

基于FPGA的HDB3编译码verilog实现，结合MATLAB进行辅助验证-ChipDebug

基于FPGA的HDB3编译码verilog实现，结合MATLAB进行辅助验证-ChipDebug

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FPGA常见问题

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3年前更新26次阅读

Verilog：图形和Verilog混合输入的电路设计

实验目的
1.学习在QUARTUSII软件中模块符号文件的生成与调用。
2.掌握模块符号与模块符号之间的连线规则与方法。
3.掌握图形和ve...

Verilog：图形和Verilog混合输入的电路设计-ChipDebug

Verilog：图形和Verilog混合输入的电路设计-ChipDebug

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FPGA常见问题

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等级-LV3-ChipDebug

3年前发布26次阅读

齐纳二极管保护 FPGA 5V 输入

尽管 5V 供电逻辑在许多应用中仍然很常见，但大多数 FPGA 支持 3.3V 及更低的接口电平。当您将 FPGA 连接到更高的电压电平时，FP...

齐纳二极管保护 FPGA 5V 输入-ChipDebug

齐纳二极管保护 FPGA 5V 输入-ChipDebug

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等级-LV1-ChipDebug

2年前发布26次阅读

字符串变量赋值

你好群主我想给字符串变量ask赋值 String ask="hello";为啥不行呢？感谢

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XL_易灵思FPGA

等级-LV2-ChipDebug

2年前发布26次阅读

Project contains some invalid configuration

一般在编译开始就会给出提示，在打印的信息里面也会有提示，可能不明显。这是说缺少一个文件。

Project contains some invalid configuration-ChipDebug

易灵思(Elitestek)

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等级-LV1-ChipDebug

2年前更新26次阅读

已解决PatatoPie V3.0原理图疑问，求解答

这上面的P121、P122没有接到排针上，而是接到了编程处理器的串口上，啥意义呢

PatatoPie V3.0原理图疑问，求解答-ChipDebug

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XL_易灵思FPGA

等级-LV2-ChipDebug

2年前更新26次阅读

ERROR : Cannot find netlist “top”. command: “add_ports” ERROR : Failed to parse connection profile ERROR : No top design. [EFX-0210]

ERROR : Cannot find netlist "top". command: "add_ports"ERROR : Failed to parse connection profile E:/FPGA_Demo/01_Ti60...

易灵思(Elitestek)

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等级-LV3-ChipDebug

1年前更新26次阅读

Cadence Allegro 全部选中某net网络的过孔和只删除GND网络VIA过孔方法

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等级-LV1-ChipDebug

12个月前更新26次阅读

信号完整性之串扰（四）

一、串扰的概念
串扰是两条信号线之间的耦合、信号之间的互感和互容引起的。当信号在传输线上传播时，相邻信号线之间由于电磁场...

信号完整性之串扰（四）-ChipDebug

信号完整性之串扰（四）-ChipDebug

信号完整性之串扰（四）-ChipDebug

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信号完整性之串扰（四）-ChipDebug

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等级-LV2-ChipDebug

8个月前更新26次阅读

使用LiteX快速创建FPGA SoC工程（8）

本章介绍如何添加自定义的组件。(前面发布了两个第7章节，内容是不同的）一、错误纠正在使用LiteX快速创建FPGA SoC工程（7）的 2.2 章节中，实际上如果不是需要专门定制 image 的话，在litex-board的target目录中执行以下命令即可，注意，--cpu-variant的...

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等级-LV1-ChipDebug

8个月前更新26次阅读

提问Lattice PCS IP核回环失败

刚开始熟悉Lattice Diamond开发环境，在做一个serdes的回环测试，现象是信号检测信号rx_los_low_ch一直为1，comma对齐标识信号ls...

Lattice PCS IP核回环失败-ChipDebug

Lattice PCS IP核回环失败-ChipDebug

Lattice PCS IP核回环失败-ChipDebug

Lattice-莱迪斯

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等级-LV4-ChipDebug

3个月前更新26次阅读

DA14585墨水屏学习（2）

一、user_svc2_wr_ind_handler函数
void user_svc2_wr_ind_handler(ke_msg_id_t const msgid, struct custs1_val_write_ind const *param, ke_task_id_t const dest_id, ke_task_id_t const src_id) { // sprintf(buf2,"HEX %d :",param->length); arch_pr...

ELink墨水屏电子纸

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等级-LV4-ChipDebug

4年前更新25次阅读

PCIe扫盲——两种中断传递方式

PCIe 为了能够让一些优先级高的事务得到优先处理，PCI总线支持外设中断用以提高总线性能。PCIe总线继承了PCI总线的所有中断特性（...

PCIe扫盲——两种中断传递方式-ChipDebug

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FPGA CPLD资料源码分享

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等级-LV1-ChipDebug

4年前更新25次阅读

Verilog阻塞与非阻塞赋值详解

导言
关于Verilog阻塞与非阻塞的问题，非常多的教程给出了解释，但大多仅给出一些关于阻塞非阻塞的设计原则，没有更加详细的讲解...

Verilog阻塞与非阻塞赋值详解-ChipDebug

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Verilog阻塞与非阻塞赋值详解-ChipDebug

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FPGA常见问题

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4年前更新25次阅读

FPGA跨异步时钟ASYNC_REG和XPM_CDC处理

FPGA中跨异步时钟处理的方法，是面试中经常碰到的问题，也是我们平时工作中经常会碰到的场景，对于单bit的跨异步时钟处理，...

FPGA跨异步时钟ASYNC_REG和XPM_CDC处理-ChipDebug

FPGA跨异步时钟ASYNC_REG和XPM_CDC处理-ChipDebug

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4年前更新25次阅读

TinyML：是否是FPGA在人工智能方面的最佳应用？

TinyML 也是机器学习的一种，他的特点就是缩小深度学习网络可以在微型硬件中使用，主要应用在智能设备上。超低功耗嵌入式设备正...

TinyML：是否是FPGA在人工智能方面的最佳应用？-ChipDebug

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FPGA新闻资讯

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等级-LV1-ChipDebug

4年前更新25次阅读

你不一定知道的eFPGA

FPGA的旧时代似乎已经走向终结。此前，华尔街日报爆出AMD正在就收购赛灵思（Xilinx）进行谈判。如果该交易达成，交易额可能会超过300亿美元（约合人民币2014.44亿元）。2022年2月14日，AMD 完成了对 Xilinx 的收购，由于过去的时间里 AMD 的股价上涨，最终成...

FPGA新闻资讯

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等级-LV1-ChipDebug

3年前更新25次阅读

SystemVerilog-时序逻辑建模（4）同步和异步复位

Part1数字硬件建模SystemVerilog-时序逻辑建模（4）同步和异步复位数字门级电路可分为两大类：组合逻辑和时序逻辑。锁存器是组合...

SystemVerilog-时序逻辑建模（4）同步和异步复位-ChipDebug

SystemVerilog-时序逻辑建模（4）同步和异步复位-ChipDebug

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FPGA常见问题

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3年前发布25次阅读

已解决请问有PotatoPie的内置多通道adc采样例程吗

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3年前更新25次阅读

中科亿海微EDA工具时序约束

时序分析又叫静态时序分析,它主要是从FPGA设计实现的角度出发得出结论,看所期望的逻辑功能是否能够被目前工艺条件下的某款具体FP...

中科亿海微EDA工具时序约束-ChipDebug

中科亿海微EDA工具时序约束-ChipDebug

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中科亿海微(ehiway)

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3年前更新25次阅读

AIE(9)—创建一个包含PL/PS/AIE的Vitis工程（2）

在前一篇文章中我们介绍了如何创建一个包含PL/PS和AIE三个domain的Vitis工程，接下来我们介绍一下如何编译该工程。打开文件ful...

AIE(9)—创建一个包含PL/PS/AIE的Vitis工程（2）-ChipDebug

AIE(9)—创建一个包含PL/PS/AIE的Vitis工程（2）-ChipDebug

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等级-LV3-ChipDebug

3年前发布25次阅读

分享个逻辑分析仪前端电路

分享个逻辑分析仪前端电路-ChipDebug

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XL_易灵思FPGA

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2年前发布25次阅读

软件打补丁报错

124/03/14 13:48:2 错误5(0x00000005)正在给目标目录添加时间戳 D:\Efinity\2023.1\pt\doc绝访问。024/03/14 13:48:42 错误5(0x00000005)正在给目标目录添加时间戳亚:\Efinity\2023.1\pt\03/14 13:48:42 错误 5(0x00000005)正在复制文件 D:\soft\efinity.oftl...

易灵思(Elitestek)

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XL_易灵思FPGA

等级-LV2-ChipDebug

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‘GD25lgFlashDevice’ object has no attribute’ read _status_reg_2, aborting flash programming

'GD25lgFlashDevice' object has no attribute' read _status_reg_2, aborting flash programming-ChipDebug

'GD25lgFlashDevice' object has no attribute' read _status_reg_2, aborting flash programming-ChipDebug

易灵思(Elitestek)

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