SOC FPGA论坛首页-ChipDebug-第26页

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等级-LV2-ChipDebug

2年前更新36次阅读

已解决TD5.6.3 运行报错找不到VCRUNTIME140_1.dll

请教，TD5.6.3编译软件运行的时候出现如下系统错误提示，麻烦帮忙看一下应该如何处理。

TD5.6.3 运行报错找不到VCRUNTIME140_1.dll-ChipDebug

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等级-LV1-ChipDebug

2年前更新136次阅读

已解决想使用芯片内部OSC震荡

想使用芯片内置环形振荡器,如何切到内置OSC振荡器OSC_CLK如何与clk连接上? 下面是我写的代码,全是单片机思路写的不好,求大佬帮我把代码补全.module led(
input clk,
output reg led);
reg[24:0] cnt;

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等级-LV1-ChipDebug

2年前发布128次阅读

已解决新人求助帖！！modelsim报错不会解决！

在使用紫光同创PDS和Modelsim联合仿真时的报错，求各位前辈们指点！！！

新人求助帖！！modelsim报错不会解决！-ChipDebug

Pangomicro紫光同创

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等级-LV3-ChipDebug

2年前发布11次阅读

PotatoPie V4.0的LED按键与数码管三合一模块TIM1638的verilog驱动程序

驱动器模块本身仅处理线路上的时序和通信，用户可以完全控制所有寄存器和输入来控制显示模块本身。它支持读和写操作，这意味着...

PotatoPie V4.0的LED按键与数码管三合一模块TIM1638的verilog驱动程序-ChipDebug

PotatoPie V4.0的LED按键与数码管三合一模块TIM1638的verilog驱动程序-ChipDebug

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等级-LV1-ChipDebug

2年前发布35次阅读

新人求助片内osc震荡器如何使用

以前一直使用单片机,刚接触fpga我想使用片内osc震荡积分出一个500ms的定时时间用来反转led达到闪烁效果,以前单片机只需要往寄存器里填数字即可,现在用FPGA不灵了,不会操作,求一套代码,和使用思路.

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等级-LV1-ChipDebug

2年前更新62次阅读

提问新人求助,本振OSC

新人,使用Potato Pie V3.0开发板,EF2L45LG144B芯片,想做一个闪灯程序现在点亮LED已经实现代码如下:module led(output led)...

新人求助,本振OSC-ChipDebug

新人求助,本振OSC-ChipDebug

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等级-LV1-ChipDebug

2年前更新137次阅读

基于FPGA的I2C接口控制器（包含单字节和多字节读写）

01概括前文对IIC的时序做了详细的讲解，还有不懂的可以获取TI的IIC数据手册查看原理。通过手册需要知道的是IIC读、写数据都是以...

基于FPGA的I2C接口控制器（包含单字节和多字节读写）-ChipDebug

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2年前更新152次阅读

开源仿真工具Verilator入门4：调试

作为全球第四大仿真器，Verilator拥有快速仿真和性能优化的独特优势。Verilator的工作原理是将Verilog转换成C++，在C++环境下进...

开源仿真工具Verilator入门4：调试-ChipDebug

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等级-LV1-ChipDebug

2年前更新504次阅读

开源仿真工具Verilator入门3：多线程性能优化

多线程（Multi-Threads），是算法运算进程中并发调度、执行和处理多个不同任务。多线程优化强调的是计算资源的高利用率，目的是...

开源仿真工具Verilator入门3：多线程性能优化-ChipDebug

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等级-LV1-ChipDebug

2年前更新116次阅读

开源仿真工具Verilator入门2：主要数据结构介绍

AstNode类：用于解析Verilog
AST（抽象语法树）在最顶层由类AstNode表示，AstNode是抽象类，其派生类对应某个单一元件或者多组元...

开源仿真工具Verilator入门2：主要数据结构介绍-ChipDebug

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等级-LV1-ChipDebug

2年前更新278次阅读

开源仿真工具Verilator入门1：安装和测试

Verilator：工具介绍Verilator是一种开源的Verilog/SystemVerilog仿真器，可用于编译代码以及代码在线检查，Verilator能够读取Ve...

开源仿真工具Verilator入门1：安装和测试-ChipDebug

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等级-LV2-ChipDebug

2年前更新577次阅读

基于FPGA实现UDP协议（包含源工程文件）

01概括网上关于UDP和TCP的优缺点对比其实很多，可以自行搜索，本文简要概括一下优缺点。TCP优点是稳定，接收端接收到TCP数据报文...

基于FPGA实现UDP协议（包含源工程文件）-ChipDebug

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等级-LV1-ChipDebug

2年前更新503次阅读

仿真编译性能优化（VCS 高级特性）

1简介冗长的编译和仿真，对于稍大的工程，编译加上仿真可能需要1个小时以上并且占用大量内存，而跑回归更是消耗大量的时间以及内...

仿真编译性能优化（VCS 高级特性）-ChipDebug

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等级-LV3-ChipDebug

2年前更新4958次阅读

全网最完整易理解的R-2R DAC原理分析

R/2R DAC 与 R/2nR DAC的电压模式二进制加权电阻DAC是教材中常用的最简单DAC示例。然而，该DAC本身不具单调性，而且实际上难以成...

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等级-LV1-ChipDebug

2年前更新121次阅读

如何在U-BOOT的boot.scr中加载bit文件

转载自网络，原文链接如下：
https://support.xilinx.com/s/article/000035292?language=zh_CN在2020.1版本之后，u-boot阶段...

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小孩到大人

等级-LV1-ChipDebug

2年前发布72次阅读

提问FPGA的udp通信

目前是在做一个项目，其中FPGA板卡上的程序已经固化（应该是没有问题的）。使用别人的开发上位机软件不能正常的与FPGA通信，在电脑上能够看见连接到未知的网络。此时怀疑是FPGA的IP和MAC地址没有设定好，但是现在又无法确定FPGA的程序中的IP地址具体设置为什...

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等级-LV1-ChipDebug

2年前发布120次阅读

在做一个毕设，能够在浏览器中编写verilog代码，并实现仿真波形，请教分享经验

在做一个毕设，能够在浏览器中编写verilog代码，并实现仿真波形，请教分享经验

FPGA常见问题

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等级-LV1-ChipDebug

2年前发布77次阅读

提问20个电源上电时序

假设我有20个电源，每个电源都有EN和PG引脚，最开始的1号电源EN默认为高电平，自动上电，剩下的每个电源都延时5ms根据前一级的PG信号依次上电，最后输出PG20=1代表上电结束，用状态机设计的思路，如果只有3个电源会变得简单，但是到20个之后，作为输入的EN信...

FPGA常见问题

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2年前更新84次阅读

提问求大佬们指点

我的本科毕业选题是基于FPGA的能完成FFT运算的简易频谱仪，我之前并没有怎么接触过FPGA相关内容，目前正在学习Verilog的语法和设计流程，也在网上一直找资料但是还是觉得非常茫然无从下手，想问一下各位大佬我应该从那些东西学起才能完成我这个毕设以及哪里可...

FPGA常见问题

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等级-LV1-ChipDebug

2年前发布56次阅读

已解决串口多字节收发

版主，现在例程里面带的是单字节收发，能做一个多字节收发的例程demo吗？

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等级-LV1-ChipDebug

2年前发布49次阅读

已解决potato pie 2.0的内部时钟问题

版主，你好，potato pie 2.0的内部时钟问题怎么分频引出到外部引脚上，内部时钟怎么给别的模块用？有简单的例子吗？

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等级-LV1-ChipDebug

2年前发布22次阅读

已解决potato pie时钟

版主你好问下potato pie 2.0的内部时钟频率是多少？我想做一个50兆输出的pll，感谢

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等级-LV1-ChipDebug

2年前更新56次阅读

已解决potato2.0时钟引脚引出

版主你好，我想把potato2.0的时钟引脚引出到一个具体的硬件引脚和一个虚拟引脚，给内部其他模块用，需要怎样才能实现呢？感谢

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等级-LV1-ChipDebug

2年前发布126次阅读

提问modelsim显示定点小数时，小数位超过30位不能正确显示。

vivado和modelsim联合仿真，i_signal_1的数据格式是fix48_46。但在modelsim的global signal radix里一旦设置超过30位小数位，显...

modelsim显示定点小数时，小数位超过30位不能正确显示。-ChipDebug

modelsim显示定点小数时，小数位超过30位不能正确显示。-ChipDebug

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2年前发布320次阅读

芯片测试相关术语汇总

什么是芯片制造的Corner以及SS/TT/FF特点？世界上没有两片叶子是相同的，同样世界上没有两个芯片是相同的。芯片制造是一个物理...

芯片测试相关术语汇总-ChipDebug

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2年前更新64次阅读

已解决FPGA工作异常

FPGA的型号是xilinx XC3S200A FPGA程序可正常加载，加载后测量DONE拉高、PROG_B拉高、INIT_B拉高。出现的问题：10块板卡中有7块不能正常工作，故障启动完成后部分工作引脚不能正常拉高。想问下DONE拉高、PROG_B拉高、INIT_B拉高后，FPGA的程序就一定正常工作...

等级-LV1-ChipDebug

DONE拉高只表示FPGA加载成功，检查下部分工作引脚不能正常拉高的BANK电压，更可能是你的样口焊接不良。

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等级-LV1-ChipDebug

2年前发布83次阅读

已解决安路芯片之前正常下载或擦除程序，突然擦除或写入程序失败，用的还是例程不知道咋回事，芯片型号是对的，是芯片自锁了吗

安路芯片之前正常下载或擦除程序，突然擦除或写入程序失败，用的还是例程不知道咋回事，芯片型号是对的，是芯片自锁了吗-ChipDebug

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等级-LV1-ChipDebug

2年前更新31次阅读

提问用输出的完成标志位控制输入使能是否合理？

大家好，本人正在学习FPGA的基本知识，目前正在编写板子和上位机的UART串口通信环回程序，其中发送端的输入输出定义如下所示module uart_tx_fsm
#( parameter SYS_CLK_FREQ = 50_000_000, parameter BAUD_RATE = 9600
)( input i_sys_clk, input i_asyn_rst_n...

FPGA常见问题

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等级-LV1-ChipDebug

3年前发布147次阅读

XScuGic_SetPriorityTriggerType函数如何设置下降沿触发？

我在调用XScuGic_SetPriorityTriggerType(XScuGic *InstancePtr, u32 Int_Id,u8 Priority, u8 Trigger)函数的时候，发现只能设置上升沿或者高电平触发，那如果我要设置低电平或者下降沿触发该怎么做呢？

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等级-LV3-ChipDebug

3年前更新34次阅读

从TD工程中让内部逻辑分析仪chipwatch的.cwc文件不生效（不参与编译）的方法

平时我们在调试中一般都会用到chipwatch, 但是调试完量产时，我们不希望工程中包含这部分逻辑，以前的TD版中只能是从工程移除.cw...

从TD工程中让内部逻辑分析仪chipwatch的.cwc文件不生效（不参与编译）的方法-ChipDebug

从TD工程中让内部逻辑分析仪chipwatch的.cwc文件不生效（不参与编译）的方法-ChipDebug

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