SOC FPGA论坛首页-ChipDebug-第26页

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等级-LV1-ChipDebug

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莱迪思FPGA助力屡获殊荣的超级高铁及电机设计

作为低功耗可编程器件的领先供应商，可持续发展始终是莱迪思产品创新的一个核心指导原则。在过去几年里，莱迪思与Swissloop合作...

莱迪思FPGA助力屡获殊荣的超级高铁及电机设计-ChipDebug

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Lattice-莱迪斯

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Vivado里如何手动调整编译顺序

通常情况下，一旦创建好Vivado工程，添加了相应的RTL文件，Vivado会自动找到设计的顶层文件，正确地显示设计层次。在这个过程中...

Vivado里如何手动调整编译顺序-ChipDebug

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基于Xlinx的时序分析与约束（1）—-什么是时序分析？什么是时序约束？什么又是时序收敛？

文章目录
        写在前面
        磨刀不误砍柴工
        什么是时序分析？

基于Xlinx的时序分析与约束（1）----什么是时序分析？什么是时序约束？什么又是时序收敛？-ChipDebug

基于Xlinx的时序分析与约束（1）----什么是时序分析？什么是时序约束？什么又是时序收敛？-ChipDebug

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基于Xlinx的时序分析与约束（2）—-基础概念（上）

目录
        1、组合逻辑与时序逻辑
        2、同步电路和异步电路
        3、建立时间与保持时间

基于Xlinx的时序分析与约束（2）----基础概念（上）-ChipDebug

基于Xlinx的时序分析与约束（2）----基础概念（上）-ChipDebug

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FPGA极易入门教程—-工具篇（2）Quartus II 的在线调试工具 In-System Sources and Probes（ISSP）

1、什么是ISSP？ISSP有什么用？
Quartus II提供了In-System Sources and Probes Editor调试工具，通过JTAG接口使用该工具可以驱...

FPGA极易入门教程----工具篇（2）Quartus II 的在线调试工具 In-System Sources and Probes（ISSP）-ChipDebug

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Verilog语法之`define、`undef

在这篇文章《从几个简单例子聊聊Verilog的参数化设计（parameter、localparam和`define）》中已经讨论过 `define 的一些用法，但不太深入，所以今天再说道说道。在日常的编码过程中，常常碰到一个参数会被到处调用的情况，比如时钟的定义和...

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Xilinx Vivado的RTL分析（RTL analysis）、综合（synthesis）和实现（implementation）的区别？

1、一般流程
Xilinx 的开发工具Vivado其实还是比较好上手的，在左边的设计流程导航已经把FPGA的开发过程按先后顺序给排列出来了...

Xilinx Vivado的RTL分析（RTL analysis）、综合（synthesis）和实现（implementation）的区别？-ChipDebug

Xilinx Vivado的RTL分析（RTL analysis）、综合（synthesis）和实现（implementation）的区别？-ChipDebug

Xilinx Vivado的RTL分析（RTL analysis）、综合（synthesis）和实现（implementation）的区别？-ChipDebug

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基于Xlinx的时序分析与约束（3）—-基础概念（下）

1、4种基本的时序路径
下图是一张典型的FPGA与上游器件、下游器件通信的示意图：
其可以划分为4条基本的数据路径，...

基于Xlinx的时序分析与约束（3）----基础概念（下）-ChipDebug

基于Xlinx的时序分析与约束（3）----基础概念（下）-ChipDebug

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FPGA时序优化技术之重定时（Retiming）

介绍
重定时（Retiming）是一个智能过程，通过组合延迟路径向后和/或向前移动和平衡寄存器以获得最佳定时，同时保持电路的功能行...

FPGA时序优化技术之重定时（Retiming）-ChipDebug

FPGA时序优化技术之重定时（Retiming）-ChipDebug

FPGA时序优化技术之重定时（Retiming）-ChipDebug

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基于Xlinx的时序分析与约束（4）—-主时钟约束

主时钟约束语法
主时钟约束，就是我们对主时钟（Primary Clock）的时钟周期进行约束（告诉综合工具布局布线的标准），这个约束是...

基于Xlinx的时序分析与约束（4）----主时钟约束-ChipDebug

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基于Xlinx的时序分析与约束（5）—-衍生时钟约束

衍生时钟约束语法
衍生时钟（Generated Clocks，又称为生成时钟）是指由设计中已有的主时钟通过倍频、分频或者相移等操作后产生...

基于Xlinx的时序分析与约束（5）----衍生时钟约束-ChipDebug

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基于Xlinx的时序分析与约束（6）—-如何读懂vivado下的时序报告？

写在前面
在《基于Xlinx的时序分析与约束（3）----基础概念（下）》文章中写了一些时序分析的基础概念，同时还说了文章中提到的...

基于Xlinx的时序分析与约束（6）----如何读懂vivado下的时序报告？-ChipDebug

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基于Xlinx的时序分析与约束（8）—-关于时序路径、时钟悲观度和建立时间/保持时间的一些问题

写在前面
最近研究vivado里的时序分析路径时，发现了3个很有意思的问题。经过一番查找资料后，总算把问题搞明白了，在这里分享给...

基于Xlinx的时序分析与约束（8）----关于时序路径、时钟悲观度和建立时间/保持时间的一些问题-ChipDebug

基于Xlinx的时序分析与约束（8）----关于时序路径、时钟悲观度和建立时间/保持时间的一些问题-ChipDebug

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时序收敛技巧之寄存器复制

1、何时需要复制寄存器？
在设计中的关键路径发现某个寄存器具有高扇出和高延迟时，使用寄存器复制是个不错的实现时序收敛的方法...

时序收敛技巧之寄存器复制-ChipDebug

时序收敛技巧之寄存器复制-ChipDebug

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1年前更新26次阅读

基于FPGA的SD NAND图片显示实现

文章目录
0、前言
1、目标
2、图片的预处理

基于FPGA的SD NAND图片显示实现-ChipDebug

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基于FPGA的SD NAND图片显示实现-ChipDebug

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FPGA与数字IC求职知识准备 – 数字电路知识总结

前言本文整理了数字电路课程中的相关基本的知识点和较为重要的知识点，用于求职的数电部分的知识准备，差缺补漏。二进制数的算术...

FPGA与数字IC求职知识准备 - 数字电路知识总结-ChipDebug

FPGA与数字IC求职知识准备 - 数字电路知识总结-ChipDebug

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1年前更新3次阅读

Fsm 有限状态机实现串口

Fsm serial
在许多（较早的）串行通信协议中，每个数据字节都与一个起始位和一个停止位一起发送，以帮助接收器从比特流中划定字...

Fsm 有限状态机实现串口-ChipDebug

Fsm 有限状态机实现串口-ChipDebug

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如何在vivado中一次性锁定指定模块的全部布局布线

先打开elaborated, synthesized or implemented，然后在tcl中输入以下指令：
lock_design -level routing xxx_module
此命...

如何在vivado中一次性锁定指定模块的全部布局布线-ChipDebug

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iverilog工具的使用

文章目录前言一、获取Iverilog 二、安装三、命令行方法四、演示总结
前言
最近在一个项目中发现了一个挺有意思的小工具——...

iverilog工具的使用-ChipDebug

iverilog工具的使用-ChipDebug

iverilog工具的使用-ChipDebug

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Verilog：图形和Verilog混合输入的电路设计

实验目的
1.学习在QUARTUSII软件中模块符号文件的生成与调用。
2.掌握模块符号与模块符号之间的连线规则与方法。
3.掌握图形和ve...

Verilog：图形和Verilog混合输入的电路设计-ChipDebug

Verilog：图形和Verilog混合输入的电路设计-ChipDebug

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FPGA实现多通道数据整形器（MCDF）verilog设计（一）——通道从端模块 (slave_fifo)

文章目录一、MCDF设计要求二、通道从端模块 (slave_fifo) 1、原理分析 2、设计思路 3、结果分析
一、MCDF设计要求
多通道数据...

FPGA实现多通道数据整形器（MCDF）verilog设计（一）——通道从端模块 (slave_fifo)-ChipDebug

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基于FPGA的PCF8591的DAC（I2C）功能驱动

====硬件说明====
PCF8591是集成了4路ADC和1路DAC的芯片，使用I2C总线通信。
I2C总线是由Philips公司开发的一种简单、双向二线制...

基于FPGA的PCF8591的DAC（I2C）功能驱动-ChipDebug

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Quartus IP核破解及相关IP核代码

altera 提供了很多的IP核，在开发FPGA项目时候可以大大提高效率，但是网上的证书只有NIOS II 的授权。如何获取全部授权呢？
其实很简单，打开license.DAT
应该是这样：
FEATURE quartus alterad 2037.12 permanent uncounted 385FB2185EE1

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FPGA：逻辑运算及逻辑门

文章目录逻辑变量与逻辑函数逻辑运算基本逻辑运算及对应的逻辑门１.与运算与逻辑举例状态表与真值表与逻辑符号与逻辑表...

FPGA：逻辑运算及逻辑门-ChipDebug

FPGA：逻辑运算及逻辑门-ChipDebug

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【XILINX 7series DDR3硬件设计1】

参考设计资料 UG586 December 5, 2018【Zynq-7000 SoC and 7 Series FPGAs MIS v4.2】
在193页
Bank and Pin Selection Guides for DDR3 Designs
Xilinx 7系列FPGA专为高性能内存接口而设计，并且使用DDR3 SDRAM物理层必须遵循某些规则。Xilinx 7系列FPGA每个...

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xilinx srio ip学习笔记之再识srio

提示：文章写完后，目录可以自动生成，如何生成可参考右边的帮助文档
xilinx srio ip学习笔记之再识srio 前言 SRIO的理解 IP核的...

xilinx srio ip学习笔记之再识srio-ChipDebug

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数字IC设计、验证、FPGA笔试必会 – Verilog经典习题（二）异步复位的串联T触发器

题目
用Verilog实现两个串联的异步复位的T触发器的逻辑，结构如图：
分析：
题目要求完成异步复位的T触发器，T触发器本质就是输...

数字IC设计、验证、FPGA笔试必会 - Verilog经典习题（二）异步复位的串联T触发器-ChipDebug

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ASIC和FPGA，选择哪种设计比较好？

很多人都觉得同样都是写Verilog的，ASIC和FPGA其实并没有什么区别，其实并不是这样。那么ASIC和FPGA，选择哪种设计比较好？接下来IC修真院就来为大家细细分析。
ASIC (Application Specific Integrated Circuit)，即专用集成电路，是指应特定用户要求和特定电...

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Hold Time违例，该如何解决

首先，从理论上讲，Hold Time违例，是因为时钟绕的太远，到达时间太晚。而且综合之后给出的时序报告都是估计值，因此综合之后可...

Hold Time违例，该如何解决-ChipDebug

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FPGA笔记 | 什么是状态机

简述状态机的本质和适应的逻辑设计场合状态机的本质就是对具有逻辑顺序或时序规律事件的一种描述方法。这个论断的最重要的两个词...

FPGA笔记 | 什么是状态机-ChipDebug

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