SOC FPGA论坛首页-ChipDebug-第2页

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等级-LV3-ChipDebug

1年前更新1280次阅读

精Cordic算法FPGA实现cos,sin (含python和verilog代码)

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FPGA CPLD资料源码分享

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等级-LV1-ChipDebug

2年前更新1278次阅读

LATTICE DIAMOND 报错 Based on the current IO attributes settings, port cannot be assigned to pin

我尝试用Diamond做了一个项目，昨天编译都成功的，今天重新打开就报错了，如下图，这个错误怎么纠正？

LATTICE DIAMOND 报错 Based on the current IO attributes settings, port cannot be assigned to pin-ChipDebug

Lattice-莱迪斯

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等级-LV2-ChipDebug

3年前发布1262次阅读

Vivado关于ILA Free running clock的问题

在下载bit文件以后，vivado有时候会出现明明添加了ILA核，并且ltx文件没有加载错误确不会显示任何相关信号的情况。往往还伴随这下面这一行警告：
Make sure the clock connected to the debug hub (dbg_hub) core is a free running clock and is active OR.
...

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等级-LV3-ChipDebug

3年前发布1246次阅读

xilinx 三款Versal FPGA 有何区别？

在7nm工艺节点上，Xilinx推出了Versal系列芯片。与前一代16nm工艺芯片UltraScale Plus相比，在结构上有很大的变化，在性能上有显...

xilinx 三款Versal FPGA 有何区别？-ChipDebug

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等级-LV2-ChipDebug

2年前更新1236次阅读

FPGA SDRAM读写测试教程分享

SDRAM是一种可以指定任意地址进行读写的存储器，它具有存储容量大，读写速度快的特点，同时价格也相对低廉。因此， SDRAM常作...

FPGA SDRAM读写测试教程分享-ChipDebug

FPGA SDRAM读写测试教程分享-ChipDebug

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等级-LV2-ChipDebug

3年前发布1229次阅读

xilinx Ultrascale FPGA的 STARTUPE3介绍

STARTUPE3用来选择Ultrascale系列设备中位于bank0的固定连接的信号。允许来连接外部的flash芯片。当flash只用于配置时，是可以不...

xilinx Ultrascale FPGA的 STARTUPE3介绍-ChipDebug

xilinx Ultrascale FPGA的 STARTUPE3介绍-ChipDebug

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等级-LV2-ChipDebug

6年前发布1149次阅读

ViVADO约束——我如何限制ViVADO中的差分时钟或数据对？

描述如何限制ViVADO中的差分时钟？我应该为每个端口（即P和N侧）创建一个时钟吗？如果我在P和N上创建一个时钟，会发生什么？此外，在输入延迟和输出延迟约束下，是否需要约束差分数据端口的P和N两个边？解决方案只有差分端口的P侧需要被约束。该工具将约束向...

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等级-LV3-ChipDebug

2年前更新1144次阅读

精FPGA实现基于LUT（查找表）的DDS的设计(含matlab和verilog源码)

基于LUT的DDS的设计DDS(Direct Digital Synthesis)直接数字频率合成技术由USA J.Tierncy首先提出。它是一种以数字信号处理理论为...

FPGA实现基于LUT（查找表）的DDS的设计(含matlab和verilog源码)-ChipDebug

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FPGA常见问题

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等级-LV3-ChipDebug

5年前发布1115次阅读

精FPGA verilog 有符号数和无符号数运算的位扩展

总述：
当所有操作数和结果数据位宽一样时，有符号数和无符号数所产生的运算电路是一样的。当所有操作数和结果数据位宽不一样时，无符号数进行0扩展，而有符号数进行符号扩展。注:在verilog中支持无符号数和有符号数混合使用，当表达式右侧所有数均为符号数时...

FPGA常见问题

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等级-LV1-ChipDebug

1年前更新1093次阅读

vivado启动问题之launcher time out的解决办法

目录
一、前言
二、问题描述
三、问题分析

vivado启动问题之launcher time out的解决办法-ChipDebug

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等级-LV2-ChipDebug

6年前发布1028次阅读

7系列FPGA – LVDS_33，LVDS_25，LVDS_18，用于高范围（HR）和高性能（HP）I / O bank的LVDS输入和输出

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等级-LV2-ChipDebug

6年前发布1023次阅读

VIVADO IP流——如何更改IP核的名称而不改变任何设置？

描述有没有办法在不改变设置的情况下更改IP核的实例名？当我双击一个现有的IP时，这个IP的名字就变灰了。我怎么改变这个名字？解决方案由于生成的IP核目标文件将基于IP核名称而具有名称，因此更改IP核名称可能会导致链接问题。但是，如果IP核名称是唯一需要修...

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等级-LV3-ChipDebug

8个月前更新1006次阅读

ICMAKER的PotatoPie开发板及AL-Link(含mini)下载器的驱动说明

PotatoPie 板载的下载器（包括PotatoPie V2.1， PotatoPie V3.0， PotatoPie V4.0），Anlogic AL-Link mini经济型下载器, Anlogi...

ICMAKER的PotatoPie开发板及AL-Link(含mini)下载器的驱动说明-ChipDebug

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等级-LV2-ChipDebug

10个月前更新1002次阅读

I3C协议讲解及其Verilog代码

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等级-LV2-ChipDebug

2年前更新993次阅读

精通过SPI I2C IIC或GPIO模拟JTAG接口对LATTICE XO2 XO3 CPLD FPGA在线升级的开发笔记及源码分析

通过SPI I2C IIC或GPIO模拟JTAG接口对LATTICE XO2 XO3 CPLD FPGA在线升级的开发笔记及源码分析本文主要是介绍单片机MCU ARM DSP...

通过SPI I2C IIC或GPIO模拟JTAG接口对LATTICE XO2 XO3 CPLD FPGA在线升级的开发笔记及源码分析-ChipDebug

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Lattice-莱迪斯

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1个月前更新992次阅读

精ICMaker手把手教你做一个廉价版本的安路(Anlogic) FPGA CPLD下载器

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等级-LV1-ChipDebug

6年前发布983次阅读

13.2 Verilog $ clog2函数实现不正确

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等级-LV2-ChipDebug

7年前发布972次阅读

ddr3 存储器的 on the fly 是什么意思？

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Lattice-莱迪斯

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等级-LV3-ChipDebug

1年前更新971次阅读

安路TangDynasty(TD)中进行时序约束的两种方法

GUI界面设置时序约束
GUI界面约束方法相对较易入门，但相比于后面提到的文本约束方法而言不够灵活，功能也不够强大。
有两种方式...

安路TangDynasty(TD)中进行时序约束的两种方法-ChipDebug

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XL_易灵思FPGA

等级-LV2-ChipDebug

6个月前更新956次阅读

Efinity入门使用-v1

1、软件预设置
2、新建工程3、添加源文件4、添加管脚约束5、添加GPIO6、PLL设置7、添加debug8、下载
9、仿真
软件预设置...

Efinity入门使用-v1-ChipDebug

Efinity入门使用-v1-ChipDebug

Efinity入门使用-v1-ChipDebug

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易灵思(Elitestek)

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2年前更新955次阅读

精FPGA学习精品资料汇总帖

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等级-LV3-ChipDebug

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安路TangDynasty(TD)使用Download工具下载程序（bitstream）

下载流程简介
在成功生成位流文件后，可以将它们载入到 FPGA 芯片的配置存储器或 SPI Flash存储器中。1. 在 FPGA Flow 面板中，...

安路TangDynasty(TD)使用Download工具下载程序（bitstream）-ChipDebug

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等级-LV1-ChipDebug

7年前发布948次阅读

lattice Diamond 报错 logical block is unexpanded

Diamond 3.9软件的license我们已经安装成功（WIN7 64位系统）。但是使用Diamond 3.9软件打开并运行SDI例子工程“Tri-RateSMPTESD...

lattice Diamond 报错 logical block is unexpanded-ChipDebug

Lattice-莱迪斯

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1年前更新934次阅读

Potato Pie 核心板、经济版安路下载器Anlogic Usb Cable的驱动安装教程

Potato Pie V1.0 V2.0的板载驱动器、经济版安路下载器其实都是安路的USB Cable V1.0下载器，也就是常说的低速版下载器，都需要安...

Potato Pie 核心板、经济版安路下载器Anlogic Usb Cable的驱动安装教程-ChipDebug

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等级-LV1-ChipDebug

6年前发布923次阅读

请教大家，用lattice diamond programer烧录jed文件到芯片上报错“Faild to verify the ID”怎么解决？

想请教大牛们一个问题。用lattice的diamond programer想烧录jed文件到LCMX01200c芯片上，jtag电压都检查了是有3.3V电压，芯片工...

请教大家，用lattice diamond programer烧录jed文件到芯片上报错“Faild to verify the ID”怎么解决？-ChipDebug

等级-LV2-ChipDebug

测试一下 jtag口的电压看对不对
6个下载口电压都对吗
vcc tdi tdo tms tck gnd 看看都对吗
4个是高两个是 0

Lattice-莱迪斯

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4年前发布902次阅读

什么是奇偶校验位，如何计算，如何用Verilog实现

奇偶校验位是在一串二进制码的最后添加的一位，它使得整个二进制的1的个数为奇数或者偶数。因此奇偶校验分为两种，奇校验和偶校验。
计算校验位需要对二进制码中的1进行计数。如果**1的数量为奇数，并且使用偶校验，则校验位为1，使得整体1的个数为偶数。如果...

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等级-LV2-ChipDebug

3年前发布894次阅读

Vivado上电触发ILA的操作方法

上电触发特征可以通过在bit文件中配置ila核以达到设备刚上电就会触发ila核的效果。
具体的操作流程如下：
将要工程按照正常的vivado流程走一遍，直至实现bit文件。连接FPGA，将上一步生成的 bit文件烧写进去。在ila显示界面设置好触发条件，并输入如下命令将...

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等级-LV2-ChipDebug

6年前发布888次阅读

在用Lattice Diamond 3.1软件过程中，遇到Synthesis exit by 9. Done: error code 9 怎么解决？

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Lattice-莱迪斯

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等级-LV3-ChipDebug

3年前发布870次阅读

xilinx FPGA 开发软件vivado中的时序约束文件的管理

无论是GUI方式输入约束还是手动脚本方式输入约束，最终都会生成约束脚本并且存放在后缀为.xdc（Xilinx Design Constraints）的文...

xilinx FPGA 开发软件vivado中的时序约束文件的管理-ChipDebug

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在Lattice CrossLink 器件中使用嵌入式逻辑分析仪Reveal方法

原文：《Reveal in Crosslink》作者： Srikanth Chekoti
大纲
Reveal概述Crosslink中的Reveal怎样在Crosslink中使用Reveal测试D...

在Lattice CrossLink 器件中使用嵌入式逻辑分析仪Reveal方法-ChipDebug

在Lattice CrossLink 器件中使用嵌入式逻辑分析仪Reveal方法-ChipDebug

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Lattice-莱迪斯

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