SOC FPGA论坛首页-ChipDebug-第2页

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8年前发布2164次阅读

理解DDR3写入均衡(Write Leveling)和读取均衡(Read Leveling)

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1年前更新2132次阅读

EDA仿真调试软件VCS2020和Verdi2020下载分享

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1年前更新2069次阅读

ICMAKER的PotatoPie开发板及AL-Link(含mini)下载器的驱动说明

PotatoPie 板载的下载器（包括PotatoPie V2.1， PotatoPie V3.0， PotatoPie V4.0），Anlogic AL-Link mini经济型下载器, Anlogi...

ICMAKER的PotatoPie开发板及AL-Link(含mini)下载器的驱动说明-ChipDebug

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6个月前更新2036次阅读

精ICMaker手把手教你做一个廉价版本的安路(Anlogic) FPGA CPLD下载器

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2年前更新1830次阅读

I3C协议讲解及其Verilog代码

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5年前发布1829次阅读

Vivado关于ILA Free running clock的问题

在下载bit文件以后，vivado有时候会出现明明添加了ILA核，并且ltx文件没有加载错误确不会显示任何相关信号的情况。往往还伴随这下面这一行警告：
Make sure the clock connected to the debug hub (dbg_hub) core is a free running clock and is active OR.
...

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4年前更新1818次阅读

精通过SPI I2C IIC或GPIO模拟JTAG接口对LATTICE XO2 XO3 CPLD FPGA在线升级的开发笔记及源码分析

通过SPI I2C IIC或GPIO模拟JTAG接口对LATTICE XO2 XO3 CPLD FPGA在线升级的开发笔记及源码分析本文主要是介绍单片机MCU ARM DSP...

通过SPI I2C IIC或GPIO模拟JTAG接口对LATTICE XO2 XO3 CPLD FPGA在线升级的开发笔记及源码分析-ChipDebug

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Lattice-莱迪斯

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5年前发布1791次阅读

xilinx Ultrascale FPGA的 STARTUPE3介绍

STARTUPE3用来选择Ultrascale系列设备中位于bank0的固定连接的信号。允许来连接外部的flash芯片。当flash只用于配置时，是可以不...

xilinx Ultrascale FPGA的 STARTUPE3介绍-ChipDebug

xilinx Ultrascale FPGA的 STARTUPE3介绍-ChipDebug

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3年前更新1767次阅读

精分享一大波FPGA技术论文及代码

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FPGA CPLD资料源码分享

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1年前更新1718次阅读

Cadence Allegro PCB设计88问解析(十八) 之 Allegro中差分规则设置

我们在进行layout设计时，进行会遇到差分信号的layout，像USB和HDMI等，是需要控制阻抗的，那么我们在走线的时候，也需要从电器...

Cadence Allegro PCB设计88问解析(十八) 之 Allegro中差分规则设置-ChipDebug

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等级-LV3-ChipDebug

3年前发布1706次阅读

安路TangDynasty(TD)仿真模型使用ModelSim 仿真的流程

添加仿真库
以 AL3_10 器件为例， TD 软件自带有仿真模型，并可在 modelsim 进行编译，步骤如下：1. 在 modelsim 的安装目录下，...

安路TangDynasty(TD)仿真模型使用ModelSim 仿真的流程-ChipDebug

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等级-LV3-ChipDebug

2年前更新1688次阅读

PotatoPie V4.0 入门教程(6) ——安路FPGA的modelsim 仿真

为什么需要仿真？仿真有什么优势？在进行FPGA工程开发中，我们免不了需要验证功能是否正确,如果功能不正确就还需要进行调试，有...

PotatoPie V4.0 入门教程(6) ——安路FPGA的modelsim 仿真-ChipDebug

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PotatoPie V4.0 入门教程(6) ——安路FPGA的modelsim 仿真-ChipDebug

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等级-LV4-ChipDebug

4年前更新1671次阅读

XILINX FPGA vivado 2018.3及任意版本 license下载

任意版本实测可用，有效期到2037年，下载链接如下：

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3年前更新1667次阅读

安路TangDynasty(TD)中使用内部逻辑分析仪ChipWatcher

ChipWatcher 是安路的内嵌逻辑分析仪，类似于quartus的signalTap, Xilinx Vivado的Integrated Logic Analyzer (ILA), Lattice Di...

安路TangDynasty(TD)中使用内部逻辑分析仪ChipWatcher-ChipDebug

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5年前发布1658次阅读

xilinx FPGA 开发软件vivado中的时序约束文件的管理

无论是GUI方式输入约束还是手动脚本方式输入约束，最终都会生成约束脚本并且存放在后缀为.xdc（Xilinx Design Constraints）的文...

xilinx FPGA 开发软件vivado中的时序约束文件的管理-ChipDebug

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1年前更新1656次阅读

Cadence Allegro 快捷键大全

Allegro主要是通过修改env文件来设置快捷键，Allegro的变量文件env，一共有2个，一个是用户变量，文件在安装目录SPB_Data\pcbenv下，一个是全局变量，文件在安装目录spb_16.6\share\pcb\text。（SPB_Data，spb_16.6为个人命名，大同小异）。通常建议修改用户...

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等级-LV4-ChipDebug

4年前更新1584次阅读

verilog语法技巧(三)–RAM的初始化

RAM可以通过以下方式初始化：在HDL源代码中指定RAM初始内容；在外部数据文件中指定RAM初始内容。Verilog Coding Example：1，所有可寻址的words都初始化为相同的值reg [DATA_WIDTH-1:0] ram [DEPTH-1:0];
integer i;
initial for (i=0; i<DEPTH; i=i+1) ra...

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3年前更新1577次阅读

安路FPGA 100问

TD软件支持哪些操作系统？TD软件支持主流的操作系统Windows7-32bit、Windows7-64bit、Windows10-64bit、Linux。安路的文档在哪里...

安路FPGA 100问-ChipDebug

安路FPGA 100问-ChipDebug

安路FPGA 100问-ChipDebug

安路FPGA 100问-ChipDebug

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3年前更新1563次阅读

安路TangDynasty(TD)中BRAM 模块IP使用

AL3 系列器件支持嵌入式存储器模块（Embedded Memory Block）。 AL3-10 中包括两类 EMB： EMB9K 和 EMB32K。EMB9K 每块容量 9Kbi...

安路TangDynasty(TD)中BRAM 模块IP使用-ChipDebug

安路TangDynasty(TD)中BRAM 模块IP使用-ChipDebug

安路TangDynasty(TD)中BRAM 模块IP使用-ChipDebug

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安路TangDynasty(TD)中BRAM 模块IP使用-ChipDebug

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1年前更新1559次阅读

精Cordic算法FPGA实现cos,sin (含python和verilog代码)

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等级-LV2-ChipDebug

4年前更新1520次阅读

LATTICE DIAMOND 报错 Based on the current IO attributes settings, port cannot be assigned to pin

我尝试用Diamond做了一个项目，昨天编译都成功的，今天重新打开就报错了，如下图，这个错误怎么纠正？

LATTICE DIAMOND 报错 Based on the current IO attributes settings, port cannot be assigned to pin-ChipDebug

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2年前更新1457次阅读

精已解决请问FPGA芯片的商业级、工业级、军工级是怎么区分出来的？

我在网上查了一下芯片的商业级、工业级、军工级其实都是从一批芯片里挑选出来的。那么令我疑问的是：假如半导体工厂现在生产了一批芯片，然后对其进行筛选，我们假定在温度要求上125度是军工级、85度是工业级，75度是商业级。当拿到一块片子的时候难道真地让...

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等级-LV3-ChipDebug

2年前更新1444次阅读

FPGA解码MIPI CSI（一）——D-PHY理解

参考文献《MIPIAlliance Specification for D-PHY》
《MIPI D-PHY Tutorial》
《Understanding and Performing MIPI®D-PHY Phys...

FPGA解码MIPI CSI（一）——D-PHY理解-ChipDebug

FPGA解码MIPI CSI（一）——D-PHY理解-ChipDebug

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3年前更新1426次阅读

VCS命令详解

前言：
本文一共接近一万四千字，适合作为vcs中文使用手册查询，希望能帮助到一些朋友。
VCS命令详解(一): 编译命令
-ams：允许在VCS两步模式下使用Verilog-AMS代码。 -ams_discipline <discipline_name>：在VCS两步模式下，指定VerilogAMS中的默认离...

FPGA常见问题

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1年前发布1416次阅读

Cadence Allegro设计过孔Via教程

在PCB设计中，常用的过孔规格主要为Via8*16，Via10*18，Via12*20，Via16*24（少用），最小可做到Via8*14。这里我们的单位默认为m...

Cadence Allegro设计过孔Via教程-ChipDebug

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等级-LV2-ChipDebug

4年前更新1377次阅读

FPGA SDRAM读写测试教程分享

SDRAM是一种可以指定任意地址进行读写的存储器，它具有存储容量大，读写速度快的特点，同时价格也相对低廉。因此， SDRAM常作...

FPGA SDRAM读写测试教程分享-ChipDebug

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等级-LV4-ChipDebug

7年前发布1363次阅读

精FPGA verilog 有符号数和无符号数运算的位扩展

总述：
当所有操作数和结果数据位宽一样时，有符号数和无符号数所产生的运算电路是一样的。当所有操作数和结果数据位宽不一样时，无符号数进行0扩展，而有符号数进行符号扩展。注:在verilog中支持无符号数和有符号数混合使用，当表达式右侧所有数均为符号数时...

FPGA常见问题

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8年前发布1345次阅读

Vivado – route_design无法布线GT REFCLK连接

问题描述我使用多个千兆收发器的设计在'route_design'期间收到以下警告：不可连接的连接类型： —————————- 检查驱动器和负载的5跳内的所有可到达节点取消布线类型1：站点引脚未到达互连结构类型1：GTHE3_COMMON.MGTREFCLK0-> GTHE3_COMMON.COM0_...

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等级-LV3-ChipDebug

9个月前更新1342次阅读

PotatoPie V4.0 入门教程(5)—— TD工具入门：工程创建，管脚约束，时序约束、HDL编译，bit流下载

新建工程双击图标打开软件，点击 “Project → New Project” 菜单新建工程。弹出 “New Project Wizard”对话框在对话框的第一...

PotatoPie V4.0 入门教程(5)—— TD工具入门：工程创建，管脚约束，时序约束、HDL编译，bit流下载-ChipDebug

PotatoPie V4.0 入门教程(5)—— TD工具入门：工程创建，管脚约束，时序约束、HDL编译，bit流下载-ChipDebug

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2年前更新1335次阅读

精易灵思下载器使用说明

目录一、硬件说明... 3二、特性... 3三、管脚说明... 4四、驱动安装... 4方法一：... 4方法二：... 7五、JTAG与UART共用... 8 ...

易灵思下载器使用说明-ChipDebug

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易灵思(Elitestek)

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