SOC FPGA论坛首页-ChipDebug-第34页

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2年前更新240次阅读

FPGA/CPLD使用无源晶振替代有源晶振

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3年前更新92次阅读

Xilinx的IP：1024点FFT快速傅立叶变换

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3年前更新105次阅读

Altera USB Blaster,J-Link,ST-Link,CMSIS-DAP多合一下载器开源

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3年前更新59次阅读

开源的DDS信号源，带12位AD和10位DA，DDS输出幅度可控

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2年前更新96次阅读

我收集的DRAM资料，含美光提供的SDRAM控制器源码

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3年前更新32次阅读

用逻辑门实现倍频的奇技YING巧

转载，这个可以用，但不建议用，除非要求不高省成本或PLL不够，不过话说回来安路家的CPLD都是带PLL的，一个不够就买带两个PLL的反正也差不多了钱。边沿触发方式, 每用一个宏or寄存器可以做到 2 倍频。————————关于倍频，大家都认为应该用PLL才能实现...

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2年前更新366次阅读

安路AXI 接口的SDRAM精简控制器例程，基于EG4S20

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3年前更新182次阅读

VCS基础使用教程

用了VCS以后再也回不到modelsim了！！！简单汇总一下VCS常用的命令，给出解释以及建议，以下是VCS2022.06支持的命令。编译命令1、-debug_access使能dump FSDB/VPD，限制read/callback能力，-debug_access+all使能所有debug能力，-debug_access+class使能testb...

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3年前更新219次阅读

VCS+Verdi和Xrun+Indago简单仿真环境搭建

导言本期主要给大家出一个简单makefile+tcl的仿真环境，支持vcs+verdi以及xrun+indago，因为最近虚拟机中的vcs不稳定，所有把...

VCS+Verdi和Xrun+Indago简单仿真环境搭建-ChipDebug

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3年前更新28次阅读

教程——如何在本站的帖子中嵌入B站视频

要先点击复制链接，然后选择嵌入代码然后点击这个视频上传按钮然后在弹出的对话框中贴入代码

教程——如何在本站的帖子中嵌入B站视频-ChipDebug

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3年前发布50次阅读

已解决模块内部定义线形变量，并进行赋值，这种操作的意义？

图1图2图一是模块的复位输入，求教为什么还要在模块内定义wire变量，对复位信号进行赋值，这样做有什么好处吗？

模块内部定义线形变量，并进行赋值，这种操作的意义？-ChipDebug

模块内部定义线形变量，并进行赋值，这种操作的意义？-ChipDebug

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3年前更新141次阅读

已解决国产安路 RAM 加载 .mif文件加载不进去出现 there is an error in the mif ,please select the correct.

国产安路 RAM 加载 .mif文件加载不进去出现 there is an error in the mif ,please select the correct.-ChipDebug

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3年前更新64次阅读

安装TD软件时出现 “由于找不到MSVCR100.dll,无法继续执行代码” 的解决办法

这个是由于缺少微软的VC运行时库导致的，从微软下载安装即可，装完之后重新打开软件即可。对于32位系统，安装这个：本站32位下载...

安装TD软件时出现 “由于找不到MSVCR100.dll,无法继续执行代码” 的解决办法-ChipDebug

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3年前更新39次阅读

看到有人问MIF相关问题，上传几个MIF和COE文件的生成工具和方法

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3年前更新100次阅读

编写小工具利器——世界上体积最小编译最快的C编译器TCC

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3年前发布46次阅读

哪位兄弟有安路TD的安装包呀，求分享

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3年前更新51次阅读

提问modelsim 报错 Actual expression (infix expression) of formal “rst” is not globally static. 是什么原因呀。

安路工程文件，
modelsim 仿真报错
报错的地方

modelsim 报错 Actual expression (infix expression) of formal "rst" is not globally static. 是什么原因呀。-ChipDebug

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3年前发布86次阅读

已解决添加自定义的引脚连接模块是出现SYN-8001 ERROR: Cannot fit all model pins.

按照帮助约束IO了但是还是出现
SYN-8001 ERROR: Cannot fit all model pins.这种情况，请问是什么问题，可以出个教程吗？

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3年前更新41次阅读

AIE(2)—理解AIE编程中的graph

在上一篇文章中我们介绍了AIE应用工程的基本结构以及AIE graph是如何将graph和仿真平台连接起来的。这里我们将重点介绍AIE graph...

AIE(2)—理解AIE编程中的graph-ChipDebug

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3年前更新92次阅读

AIE(4)—AIE编译器和X86模拟器

在之前的文章中，我们介绍了如何在Vitis下创建一个AIE工程以及AIE工程中的graph和kernel等基本概念，回顾一下，我们可以看到AIE...

AIE(4)—AIE编译器和X86模拟器-ChipDebug

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3年前更新81次阅读

AIE(5)—针对AI Engine进行编译

在上一篇文章中，我们介绍了针对x86处理器编译AIE并执行功能仿真。在本篇文章中，我们将介绍针对AI Engine模型编译AIE并执行仿真...

AIE(5)—针对AI Engine进行编译-ChipDebug

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3年前更新84次阅读

AIE(6)—用Vitis Analyzer查看AIE编译结果

在上一篇文章中我们介绍了运行AIE编译器编译graph和kernel相关代码，目标是AIE仿真器。这篇文章我们将重点介绍如何用Vitis Analy...

AIE(6)—用Vitis Analyzer查看AIE编译结果-ChipDebug

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3年前更新75次阅读

AIE(7)—理解Runtime Ratio

在描述graph的.h文件中，我们需用对每个kernel设置runtime ratio，如下图所示代码第26行和第27行。通常这个值介于0和1之间，表征...

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3年前更新75次阅读

AIE(9)—创建一个包含PL/PS/AIE的Vitis工程（2）

在前一篇文章中我们介绍了如何创建一个包含PL/PS和AIE三个domain的Vitis工程，接下来我们介绍一下如何编译该工程。打开文件ful...

AIE(9)—创建一个包含PL/PS/AIE的Vitis工程（2）-ChipDebug

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3年前更新59次阅读

AIE(8)—创建一个包含PL/PS/AIE的Vitis工程（1）

之前的文章里，我们创建的Vitis工程都只包含AIE domain，但实际上使用Versal时，极有可能三个domain都会使用。这篇文章我们将介...

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3年前更新52次阅读

AIE(10)—使用Trace View

对Kernel进行性能分析需要对其进行仿真，同时还要用到Vitis Analyzer。为便于说明，我们以一个简单的Vitis工程为例。这个工程中...

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AIE(11)—评估graph性能

评估graph的性能对于kernel接口设计有着非常重要的意义。我们仍以前一篇文章中提到的工程为例。有三种方法可以评估graph的性能。...

AIE(11)—评估graph性能-ChipDebug

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3年前更新185次阅读

AIE(12)—AI Engine架构概览

AI Engine阵列是由一系列的AI EngineTile构成。每个AI Engine Tile包含一个AI Engine，一个存储单元和一个互连单元，如下图所示...

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3年前更新53次阅读

AIE(13)—标量/向量处理单元

AI Engine包含一个标量处理单元和一个向量处理单元。其中标量处理单元用于程序控制（分支，比较）、标量数学运算、非线性函数和...

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AIE(14)—AI Engine API简介

起初，在Xilinx推出包含AI Engine的FPGA芯片Versal AI Core时，针对AI Engine的编程方式为Intrinsics。Intrinsics可理解为已经被...

AIE(14)—AI Engine API简介-ChipDebug

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