SOC FPGA论坛首页-ChipDebug-第37页

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等级-LV2-ChipDebug

3年前更新483次阅读

缩短Vivado编译时间（5）：使用IP Cache

在FPGA设计中，我们几乎不可避免地会使用IP。Vivado提供了多样且丰富的IP，同时还允许用户将自己的RTL代码封装为IP以实现设计复...

缩短Vivado编译时间（5）：使用IP Cache-ChipDebug

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3年前更新459次阅读

AXI实战(一)-搭建简单仿真环境

AXI实战(一)-搭建简单仿真环境
看完在本文后，你将可能拥有：一个可以仿真AXI/AXI_Lite总线的完美主端(Master)或从端(Slave) 一...

AXI实战(一)-搭建简单仿真环境-ChipDebug

AXI实战(一)-搭建简单仿真环境-ChipDebug

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3年前更新284次阅读

缩短Vivado编译时间（4）：时间都去哪儿了

针对特定的设计，就编译时间而言，我们要分析时间都消耗在哪些环节从而有针对性的缩短编译时间。通常，时间可能花费在加载约束上...

缩短Vivado编译时间（4）：时间都去哪儿了-ChipDebug

缩短Vivado编译时间（4）：时间都去哪儿了-ChipDebug

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3年前更新37次阅读

莱迪思Avant-E FPGA释放下一代车辆的无限潜力

车辆自动化趋势是汽车行业的一个热门话题，尽管新冠疫情期间行业面临诸多挑战，但近年来自动驾驶功能背后的颠覆性技术已经取得巨...

莱迪思Avant-E FPGA释放下一代车辆的无限潜力-ChipDebug

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Lattice-莱迪斯

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3年前更新78次阅读

关于FPGA中锁存器的生成：if语句和case语句的完整性影响

锁存器（Latch）是数字逻辑电路中很重要的一种基本电路，常见的锁存器包括三个端口：数据输入口、数据输出口、使能端。当使能端...

关于FPGA中锁存器的生成：if语句和case语句的完整性影响-ChipDebug

关于FPGA中锁存器的生成：if语句和case语句的完整性影响-ChipDebug

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FPGA常见问题

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3年前更新193次阅读

干货 | 如何理解FPGA的配置状态字寄存器 Status Register

赛灵思的FPGA有多种配置接口，如SPI，BPI，SeletMAP，Serial，JTAG等；如果从时钟发送者的角度分，还可以分为主动Master（即由FP...

干货 | 如何理解FPGA的配置状态字寄存器 Status Register-ChipDebug

干货 | 如何理解FPGA的配置状态字寄存器 Status Register-ChipDebug

干货 | 如何理解FPGA的配置状态字寄存器 Status Register-ChipDebug

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3年前更新204次阅读

如何在Vivado中对RTL源文件进行加密

作者：Han Hong，ADM赛灵思工程师
在一些大型项目的设计中，可能会涉及多个公司或者同一公司多个部门之间的协作，在最终归并完整...

如何在Vivado中对RTL源文件进行加密-ChipDebug

如何在Vivado中对RTL源文件进行加密-ChipDebug

如何在Vivado中对RTL源文件进行加密-ChipDebug

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3年前更新48次阅读

FPGA让工业4.0大放异彩

技术领域最热门的话题之一就是工业4.0，它本质上是指将数字化、自动化和互连计算智能融入制造业。这背后的思路就是将云计算、物...

FPGA让工业4.0大放异彩-ChipDebug

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Lattice-莱迪斯

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3年前更新201次阅读

缩短Vivado编译时间（3）：使用增量综合

从2019.1版本开始，Vivado引入了增量综合，这有助于工程师进一步降低综合运行时间。该流程既可采用图形界面方式进行也可采用Tcl...

缩短Vivado编译时间（3）：使用增量综合-ChipDebug

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缩短Vivado编译时间（3）：使用增量综合-ChipDebug

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缩短Vivado编译时间（3）：使用增量综合-ChipDebug

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3年前更新109次阅读

从三十年前说起，最全FPGA架构演进史介绍

摘要：自三十多年前问世以来，现场可编程门阵列(FPGAs)已被广泛用于实现来自不同领域的无数应用。由于其底层的硬件可重新配置性...

从三十年前说起，最全FPGA架构演进史介绍-ChipDebug

从三十年前说起，最全FPGA架构演进史介绍-ChipDebug

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FPGA新闻资讯

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等级-LV2-ChipDebug

3年前更新297次阅读

缩短Vivado编译时间（2）：使用增量布局布线

Vivado的增量编译包括增量综合和增量布局布线，通常建议二者同时使用，以有效降低编译时间。下图展示了增量编译对整体编译时间的...

缩短Vivado编译时间（2）：使用增量布局布线-ChipDebug

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等级-LV1-ChipDebug

3年前更新223次阅读

FPGA数字图像显示原理与实现(Verilog)

目录/contents● 视频图像接口概述● VGA视频接口● HDMI视频接口● VGA与HDMI对比● 图像显示时序分析● 图像显示时序● 不同分...

FPGA数字图像显示原理与实现(Verilog)-ChipDebug

FPGA数字图像显示原理与实现(Verilog)-ChipDebug

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FPGA常见问题

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3年前更新115次阅读

部分国产FPGA芯片设计企业介绍

1、紫光同创
深圳市紫光同创电子有限公司，专业从事可编程系统平台芯片及其配套EDA开发工具的研发与销售，致力于为客户提供完善...

部分国产FPGA芯片设计企业介绍-ChipDebug

部分国产FPGA芯片设计企业介绍-ChipDebug

FPGA新闻资讯

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等级-LV2-ChipDebug

3年前更新179次阅读

安路科技基于PH1A的4K摄像头图像采集与实时显示方案

安路科技专注于研发通用可编程逻辑芯片技术及系统解决方案，公司正在不断向更多应用场景的产品矩阵拓展，以顺应下游市场蓬勃发展...

安路科技基于PH1A的4K摄像头图像采集与实时显示方案-ChipDebug

安路科技基于PH1A的4K摄像头图像采集与实时显示方案-ChipDebug

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3年前更新179次阅读

Vivado® ML Editions 2022.2 最新更新（附下载链接）

本文由 AMD Vivado ML Editions 产品营销经理
Snehal Ullagaddi 撰写，转载于“OPENFPGA微信公众号”
AMD XILINX 近期全新推...

Vivado® ML Editions 2022.2 最新更新（附下载链接）-ChipDebug

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FPGA新闻资讯

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3年前更新43次阅读

【FPGA基础】同步复位与异步复位

一、何时何处需要复位参考Xilinx官方文档《UltraFast Design Methodology Guide for FPGAs and SoCs (UG949)》：Xilinx器件具有专用的全局置位/复位信号 (global set/reset signal，GSR)。在器件配置结束时，此信号会对硬件中所有时序逻辑电路做初始化的赋值...

FPGA常见问题

1

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3年前更新118次阅读

Vivado综合属性之MAX_FANOUT

本文介绍了综合属性MAX_FANOUT对Schematic的影响，通过本文可以理解通过寄存器复制的方式可以降低扇出。
高扇出信号可能会因为布...

Vivado综合属性之MAX_FANOUT-ChipDebug

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3年前更新44次阅读

如何使用 max_fanout

在逻辑层级不多，但是延时较高的 net 中，可以使用 max_fanout 来设置扇出，
但是要注意，还要在最终到达模块添加 dont_touch ...

如何使用 max_fanout-ChipDebug

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3年前更新24次阅读

clock wizard IP生成VHDL例化

最近在使用clock wizard时，发现vivado 自动生成的ip例化文件是verilog的，但是项目是vhdl，经过多方设置仍然不能生成vhdl的ip核...

clock wizard IP生成VHDL例化-ChipDebug

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3年前更新28次阅读

基于线性序列机实现的FPGA 通过SPI协议读写winbond公司flash芯片25Q16

基于线性序列机思想设计读写该芯片的SPI协议，线性序列机简单来说就是用一个计数器对时钟计数，对于每一个计数值，按照时序要求...

基于线性序列机实现的FPGA 通过SPI协议读写winbond公司flash芯片25Q16-ChipDebug

基于线性序列机实现的FPGA 通过SPI协议读写winbond公司flash芯片25Q16-ChipDebug

FPGA常见问题

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3年前更新422次阅读

vivado编译报错 [Synth 8-439]

博主在编译block desgin时出现报错8-439并提示有IP核没有找到。
前提：本人的设计中用了两个axi4-stream data fifo的IP核作跨时...

vivado编译报错 [Synth 8-439]-ChipDebug

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3年前更新803次阅读

GD32F470系列1：调用EXMC与FPGA通信实例

GD32F470系列1：调用EXMC与FPGA通信实例一、EXMC简介二、EXMC区域划分及region划分三、读写时序图 1.模式A读时序控制 2.模式A...

GD32F470系列1：调用EXMC与FPGA通信实例-ChipDebug

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FPGA常见问题

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3年前更新49次阅读

FPGA之锁相环4种模式

图1
以图1为例进行讲解
1、源同步补偿模式（source-synchronous compensation mode）
通常用于数据接口，特别是高速数据接口。源...

FPGA之锁相环4种模式-ChipDebug

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FPGA常见问题

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等级-LV1-ChipDebug

3年前更新30次阅读

ZYNQ-延迟打拍

//对图像矩阵数据的计算共耗时5个周期，
//所以要将控制信号延时5个周期
always@(posedge clk or negedge rst_n) begin if(!rst_n) begin matrix_frame_vsync_dly <= 0; matrix_frame_href_dly <= 0; matrix_frame_clken_dly <= 0; end else begin m...

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3年前更新145次阅读

FPGA ISP Bayer与常见颜色空间转换

前言FPGA实现ISP（Image Signal Processor）过程中，在图像接收、处理、传输过程中往往会接触到各种各样的图像格式，比如接收图...

FPGA ISP Bayer与常见颜色空间转换-ChipDebug

FPGA ISP Bayer与常见颜色空间转换-ChipDebug

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FPGA常见问题

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等级-LV1-ChipDebug

3年前更新20次阅读

中科大FPGA OL应用：数据选择器、跑马灯

1.四选一数据选择器，Y为输出，D0~D3为输入，S为选择控制，代码如下：
module mux4_case (Y,D0,D1,D2,D3,S); //四选一数据选择器 input D0,D1,D2,D3; input[1:0] S; output reg Y;
always @(S or D0 or D1 or D2 or D3) case(S) 2'b00: Y=D0; 2'b01: Y=D1; 2'...

FPGA常见问题

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3年前更新78次阅读

FPGA同步时序电路设计

1、实验目的
掌握典型同步时序电路的工作原理和设计方法
掌握时序电路的激励函数、状态图、状态方程的运用
掌握用 Verilog 进行...

FPGA同步时序电路设计-ChipDebug

FPGA同步时序电路设计-ChipDebug

FPGA同步时序电路设计-ChipDebug

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FPGA常见问题

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等级-LV2-ChipDebug

3年前更新176次阅读

【计算机组织与体系结构及其FPGA实现】实验三：流水线处理器

系列文章目录
【计算机组织与体系结构】实验一：算术逻辑单元的实现
【计算机组织与体系结构】实验二：给定指令系统的处理器设计...

【计算机组织与体系结构及其FPGA实现】实验三：流水线处理器-ChipDebug

【计算机组织与体系结构及其FPGA实现】实验三：流水线处理器-ChipDebug

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3年前更新356次阅读

【计算机组织与体系结构及其FPGA实现】实验二：给定指令系统的处理器设计

系列文章目录
【计算机组织与体系结构】实验一：算术逻辑单元的实现
【计算机组织与体系结构】实验二：给定指令系统的处理器设计...

【计算机组织与体系结构及其FPGA实现】实验二：给定指令系统的处理器设计-ChipDebug

【计算机组织与体系结构及其FPGA实现】实验二：给定指令系统的处理器设计-ChipDebug

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3年前更新195次阅读

【计算机组织与体系结构及其FPGA实现】实验一：算术逻辑单元的实现

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【计算机组织与体系结构】实验一：算术逻辑单元的实现
【计算机组织与体系结构】实验二：给定指令系统的处理器设计...

【计算机组织与体系结构及其FPGA实现】实验一：算术逻辑单元的实现-ChipDebug

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