SOC FPGA论坛首页-ChipDebug-第35页

eurkidu

3年前更新172次阅读

时序约束电子书（补发）

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FPGA CPLD资料源码分享

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Cryingcat

3年前更新489次阅读

分享一些高质量的AMBA(APB/AHB/AXI) VIP

1. 前言当今的SoC芯片，普遍包含大量的工业标准接口同外围设备相连。在验证设计过程中，这些接口被用于和测试testbench相连...

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Anlogic-安路

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Cryingcat

3年前更新563次阅读

Synopsys验证VIP学习笔记（1）Memory模型用法

Synopsys的VIP(本文以AXI slave为例)提供了由svt_mem类表示的momory模型，在passive模式下其观测值与寄存器模型类似，会基于总线更新，在active模式下则由slave sequence更新。
在配置VIP时，首先要通过svt_axi_system_configuration::set_addr_range() 配置...

FPGA常见问题

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Cryingcat

3年前更新347次阅读

Synopsys验证VIP学习笔记（2）Port Monitor用法

Synopsys AXI VIP为master和slave agent中的monitor提供了名为item_started_port和item_observed_port的analysis port，前者仅在总线事务传输开始时发送，后者则在总线事务传输完成后发送完整svt_axi_master_transaction和svt_axi_slave_transaction对象到ite...

FPGA常见问题

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Cryingcat

3年前更新573次阅读

Synopsys验证VIP学习笔记（3）总线事务的配置和约束

在使用Synopsys AXI VIP时，需要配置一些信号的属性或定义一些信号的delay，通常可以直接在svt_axi_transaction类中控制。
AXI VIP中描述从事务数据的类是svt_axi_slave_transaction，从事务类提供了配置信号数据（如rresp[], bresp, data[]）和延迟（如bvali...

FPGA常见问题

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yzllee

3年前更新127次阅读

FPGA学习网站、开源网站和论坛网站汇总

分享FPGA常用的一些学习网站、开源网站和论坛网站，方便大家找资料，查问题。
一、基础类学习网站
1、HDLbits（初学者入门） ...

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FPGA新闻资讯

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yzllee

3年前更新97次阅读

FPGA中如何设计一个小cache（一）

说明：严格意义来讲，本文说的cache并不是真正意义上的cache，只是一个类似的功能模块，借用了cache这个名字。FPGA设计中常见的...

FPGA常见问题

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mscststs

3年前更新298次阅读

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FPGA新闻资讯

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Zedddd

3年前发布44次阅读

已解决【闲聊】这论坛活跃度不怎么高啊？不是说最热门的FPGA论坛吗？

【闲聊】这论坛活跃度不怎么高啊？不是说最热门的FPGA论坛吗？-ChipDebug

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mscststs

3年前更新101次阅读

CPU自制电子书（补发）

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mscststs

3年前更新170次阅读

如何将 FPGA 变成 USB 数据采集板

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FPGA开源项目

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willansb502

3年前更新207次阅读

国产ADC厂家及产品选型资料

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BertramChen

3年前更新59次阅读

数字设计相关电子书（补发）

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BertramChen

3年前更新154次阅读

时钟资源（1）：7系列FPGA

全局时钟管脚7系列FPGA是基于28nm工艺制程。在7系列FPGA中，每个输入/输出区域（I/O Bank）包含50个输入/输出管脚，其中有4对（8...

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Xilinx-AMD

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alienzhou

3年前更新91次阅读

Vivado 开发软件下板验证教程

本系列将带来FPGA的系统性学习，从最基本的数字电路基础开始，最详细操作步骤，最直白的言语描述，手把手的“傻瓜式”讲解，让电...

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Xilinx-AMD

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alienzhou

3年前更新130次阅读

Xilinx FPGA Vivado 开发流程

本系列将带来FPGA的系统性学习，从最基本的数字电路基础开始，最详细操作步骤，最直白的言语描述，手把手的“傻瓜式”讲解，让电...

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Xilinx-AMD

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alienzhou

3年前更新233次阅读

Vivado 2019.2 安装教程

本系列将带来FPGA的系统性学习，从最基本的数字电路基础开始，最详细操作步骤，最直白的言语描述，手把手的“傻瓜式”讲解，让电...

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Xilinx-AMD

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jianwenjuan

3年前更新349次阅读

基于FPGA的cy7c68013a双向通信教程

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jianwenjuan

3年前更新53次阅读

新环境、新起点，安路科技子公司成都维德青云乔迁揭牌仪式圆满举行

东风随春归，发我枝上花，春天是出发的季节，2023年2月27日，上海安路信息科技股份有限公司（下简称：安路科技）子公司成都维德...

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willansb502

3年前发布183次阅读

vivado 自动生成 prj.gen文件有没有办法解决？

大家有没有遇到vivado2020.2编译的时候会在工程目录上一层或者是D盘，E盘这种地方自动生成一个prj.gen文件夹的情况。删了后一旦综合又会钻出来，目前没发现什么解决办法

Xilinx-AMD

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yang9527

3年前更新22次阅读

业绩快报：安路科技全年净利6010.24万扭亏为盈

2月26日，安路科技发布业绩快报，公司2022年1-12月实现营业收入10.42亿元，同比增长53.57%，归属于上市公司股东的净...

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Simeone_xu

3年前更新55次阅读

东莞，刚冲出一个超级独角兽

大湾区全力造芯。作者 | 张继文这一次是东莞。投资界获悉，广东天域半导体股份有限公司（简称“天域半导体”）近日获约12亿...

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Simeone_xu

3年前更新30次阅读

莱迪思拓展ORAN解决方案集合，为5G+网络基础设施带来精准的定时和安全同步支持

新增IEEE 1588协议和ITU配置文件合规
加速当前和下一代电信应用开发
莱迪思半导体今日宣布更新莱迪思ORAN™解决方案集合，为开放...

Lattice-莱迪斯

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hongting

3年前更新91次阅读

跨同步时钟域

还是整点现成的发发，有些东西看的是真的头晕脑胀对于起源于同一时钟的多个时钟，并且它们的相位和频率关系已知，这些时钟可以看...

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FPGA常见问题

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beilunyang

3年前更新112次阅读

VHDL优秀电子书籍分享（补发）

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尹兴超

3年前发布153次阅读

高云串口IP的调用，可以演示一下吗？

Gowin-高云

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Jackle910

3年前更新956次阅读

vcs -fgp 仿真加速功能

加速原理正常仿真任务提交到机器上后，采用单核仿真。通过将线程与cpu多核进行绑定，设置亲和性affinity，来提高仿真速度。一般...

FPGA常见问题

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Jackle910

3年前更新104次阅读

将fsdb波形中的信号值保存到TXT文档中

语法fsdbreport fsdb_file_name [-f config_file]
[-bt time[unit]] [-et time[unit]]
[-nocase] [-w column_width] [-o outpu...

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hongting

3年前更新210次阅读

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Vivado 2019.2 安装教程

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